网络数据接收时间的记录装置制造方法及图纸

本实用新型专利技术提供了一种网络数据接收时间的记录装置，包括：网络接口，数据转换电路，与所述网络接口连接，用于对来自所述网络接口的数据转换为时间设置电路可识别的网络数据，并发送给所述时间设置电路；时间设置电路，与所述数据转换电路连接，用于对来自于所述数据转换电路转换后的网络数据标识时间信息并保存在FIFO缓存区，采用本实用新型专利技术提供的上述技术方案，解决了相关技术中电路精度低，应用不可靠等问题，进而可以获得精确记录网络数据接收时间，网络数据接收时间记录的精度可以达到50nS的级别。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术电子通信领域，具体而言，涉及一种网络数据接收时间的记录装置。
技术介绍
随着数字化变电站的发展，以太网数据交换越来越多，对以太网数据的监控要求也越来越高，目前数字化变电站对以太网数据接收时间的精度要求小于luS。之前基于软件对网络数据接收时间进行处理的方法已经无法满足目前的需求。针对相关技术中的上述问题，目前尚未提出有效的解决方案
技术实现思路
针对相关技术中电路精度低，应用不可靠等问题，本技术主要目的在于提供一种网络数据接收时间的记录装置，以至少解决上述问题。根据本技术的一个方面，提供了一种网络数据接收时间的记录装置，包括网络接口，数据转换电路，与所述网络接口连接，用于对来自所述网络接口的数据转换为时间设置电路可识别的网络数据，并发送给所述时间设置电路；时间设置电路，与所述数据转换电路连接，用于对来自于所述数据转换电路转换后的网络数据标识时间信息并保存在FIFO缓存区通过本技术，采用硬件电路方式实现对精确记录网络数据接收时间的记录，解决了相关技术中电路精度低，应用不可靠等问题，进而可以获得精确记录网络数据接收时间，网络数据接收时间记录的精度可以达到50nS的级别。附图说明构成本申请的一部分的附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中图I为根据本技术实施例的网络数据接收时间的记录装置结构框图；图2为根据本技术实施例的网络数据接收时间的记录装置结构示意图。图3为根据本技术实施例的网络数据接收时间的记录电路的实现示意图；图4为根据本技术实施例的报文时间戳生成点示意图；图5为根据本技术实施例的FPGA内部时钟示意图。具体实施方式需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术。如图I所示，一种网络数据接收时间的记录装置，包括网络接口 101，数据转换电路103，与所述网络接口连接，用于对来自所述网络接口的数据转换为时间设置电路可识别的网络数据，并发送给所述时间设置电路；时间设置电路105，与所述数据转换电路连接，用于对来自于所述数据转换电路转换后的网络数据标识时间信息并保存在FIFO缓存区。如图2所示，上述装置还可以包括控制电路107，与所述时间设置电路105连接，用于读取所述FIFO缓存区保存的已标识时间信息的网路数据。如图2所示，上述装置还可以包括第一时钟电路109，与所述时间设置电路105连接，用于为所述时间设置电路105提供为所述网络数据标识时间信息所需要的时钟信息。如图2所示,上述装置还包括标准时钟电路111，与所述时间设置电路105连接，用于将标准时钟的时间信息转换为脉冲信号发送给所述时间设置电路105 ;时间补偿电路113，与所述第一时钟电路109和标准时钟电路111连接，用于在所述第一时钟电路109提供的时间信息与所述标准时钟电路111提供的时间信息存在偏差时，对用于标识来自于所述数据转换电路转换后的网络数据的时间信息进行动态补偿。如图2所示，上述数据转换电路和所述时间设置电路可以通过以下方式连接上述装置包括=RGMII总线115，设置于所述数据转换电路103和所述时间设置电路105之间，用于实现所述时间设置电路105和所述数据转换电路103间的数据交互。上述数据转换电路包括以太网PHY芯片。如图2所示，上述装置还可以包括=Peripheral总线117，设置于所述控制电路107和所述时间设置电路105之间，用于实现所述控制电路107和所述时间设置电路105间的数据交互。为了更好地理解上述实施例，以下结合相关附图和具体实施例详细说明。实施例I针对目前数字化变电站的网络接收时间要求，本实施例提供一种精确记录网络数据接收时间的电路，以解决现有电路精度低，应用不可靠的问题。本技术专利公开了一种精确记录网络数据接收时间的方法，即利用FPGA硬件方式对网络数据进行解析，按照IEEE802. 3中规定的以太网帧格式中帧起始定界符打上时间戳；将此时间戳存放于FIFO中，由CPU通过Local BUS读出。由于采用硬件电路获取时间戳，同时采用数字电路的方法补偿时钟的晶振频率，因而可以获得精确记录网络数据接收时间的方法，网络数据接收时间记录的精度可以达到50nS的级别。为解决上述问题，本实施例提供如下技术方案一种精确记录网络数据接收时间且网络数据接收时间记录的精度可以达到50nS的级别的硬件电路，包括了 FPGA与以太网PHY的RGMII BUS解码，以太网数据帧时间戳获取方式，数字电路方法补偿时钟的晶振频率，精确对时设置模块部分。所述接口电路包含地线(GND)，RGMII BUS信号，32bit Peripheral BUS信号，秒脉冲输入信号以及精准时钟输入信号。如图4所示，所述电路通过FPGA现场可编程逻辑器件实现。以太网数据包通过PHY芯片转换为RGMII BUS数字信号，FPGA通过对RGMII BUS信号解析，按照IEEE802. 3中规定的以太网帧格式，在帧起始定界符结束后打上时间戳，将此时间戳存放于FIFO中，由CPU通过Local BUS读出。(IEEE802. 3中规定以太网帧的基本结构前导码、帧起始定界符、目的MAC、源MAC、长度、数据和帧校验序列。其中，前导码由7个‘I’ ‘0’交替的8位字节组成，用于信号同步；而帧起始定界符包含6位交替的‘I’ ‘0’及末位的2个‘I’，末位的2个‘ I ’通知接收端，跟在后面的是帧的实际字段，表示一帧开始)如图5所示，所述硬件电路中，FPGA内部维护一个64bit计数器，计数器分辨率为InS，计数器的输入为精准时钟输入信号。在FPGA解析到帧起始定界符后，发出Trigger信号，把此时的64bit计数器值放入FIFO中，等待CPU读取。CPU收到整个网络数据包后，通过Peripheral BUS读取时间戳，即得到这一巾贞网络数据接收的精准时间。64bit计数器记载的是当前时间，其中高32bit是以秒为单位的当前时间整数部分，低32bit是以纳秒为单位的当前时间的小数部分。所述硬件电路中，为实现与标准时钟的精准对时，需要标准时钟提供一个秒脉冲输入信号。在秒脉冲到来的时刻，FPGA发出Clear信号，把64bit计数器的低32bit清零，高32bit秒值由CPU通过Peripheral BUS写入，这样就实现了和标准时钟的同步。为补偿本地时钟晶振与标准时钟晶振的偏差，FPGA内部采用数字电路的方法补偿时钟的晶振频 率，即FPGA内部维护一个32bit偏差值，这个32bit偏差值和计数器的低32bit计数值相加；当本地时钟偏快时，偏差值为负，在本地时钟偏慢时，偏差值为正。这个值可由CPU动态调整，以补偿时钟晶振随温度以及环境的变化而出现的偏差。采用本技术具有以下有益的效果 I，采用硬件电路FPGA获取时间戳，获得最精确的时间戳以及更高的同步精度2，采用硬件电路FPGA，可以实现数字电路的方法补偿时钟的晶振频率3，采用硬件电路FPGA，获得网络数据接收时间的数据稳定可靠4，采用硬件电路FPGA，网络数据接收时间记录的精度可以达到本文档来自技高网...

【技术保护点】
一种网络数据接收时间的记录装置，包括：网络接口，其特征在于，还包括：数据转换电路，与所述网络接口连接，用于对来自所述网络接口的数据转换为时间设置电路可识别的网络数据，并发送给所述时间设置电路；时间设置电路，与所述数据转换电路连接，用于对来自于所述数据转换电路转换后的网络数据标识时间信息并保存在FIFO缓存区。

【技术特征摘要】
1.一种网络数据接收时间的记录装置，包括网络接口，其特征在于，还包括 数据转换电路，与所述网络接口连接，用于对来自所述网络接口的数据转换为时间设置电路可识别的网络数据，并发送给所述时间设置电路； 时间设置电路，与所述数据转换电路连接，用于对来自于所述数据转换电路转换后的网络数据标识时间信息并保存在FIFO缓存区。2.根据权利要求I所述的装置，其特征在于，还包括 控制电路，与所述时间设置电路连接，用于读取所述FIFO缓存区保存的已标识时间信息的网路数据。3.根据权利要求I所述的装置，其特征在于，还包括 第一时钟电路，与所述时间设置电路连接，用于为所述时间设置电路提供为所述网络数据标识时间信息所需要的时钟信息。4.根据权利要求3所述的装置，其特征在于，还包括 标准时钟电路，与所述时间设...

【专利技术属性】
技术研发人员：胡宾，
申请(专利权)人：北京北变智达科技有限公司，
类型：实用新型
国别省市：