本发明专利技术公开了一种具有傅里叶变换(FFT)基2蝶形运算处理能力的装置及其实现运算的方法，至少包括锁存器、复数乘法器、复数加减法器，开关以及共轭运算器。本发明专利技术复运算单元结构简单，由其构成并行处理阵列具有高效的向量处理能力，以及极高的FFT基2蝶形运算能力。
【技术实现步骤摘要】
本专利技术涉及大规模数字信号处理技术，尤指一种具有傅里叶变换(FFT)基2蝶形运算处理能力的装置及其实现运算的方法。
技术介绍
大规模数字信号处理技术，特别是阵列数字信号和傅里叶变换(FFT)处理技术，要求处理器平台提供巨大的并行处理能力。这种具有大规模处理能力的并行阵列处理器将在大规模数字信号处理领域具有广泛的应用前景。在数字信号处理领域，随着对信号处理速度和复杂度以及对处理器性价比的 不断提高，大规模并行运算阵列将得到越来越广泛的应用。特别是在无线通讯领域，新的基带技术，比如多输入多输出(MIMO)技术、天线阵波束赋形技术、多用户干扰抵消及(Turbo-MIMO)等技术的大量应用，对数字信号处理器平台带来了前所未有的压力。在这种情况下，并行处理阵列显示了它在高速信号处理方面的强大功能。
技术实现思路
有鉴于此，本专利技术的主要目的在于提供一种具有FFT基2蝶形运算处理能力的装置及其实现运算的方法，具有高效的向量处理能力，以及极高的FFT基2蝶形运算处理能力。为达到上述目的，本专利技术的技术方案是这样实现的一种具有傅里叶变换FFT基2蝶形运算处理能力的装置，包括锁存器、复数乘法器、复数加减法器，开关以及复数共轭运算器；其中，复数共轭运算器，用于将输入X转换成其共轭；第四开关选择输入X或其共轭输出；第一开关，用于在外部控制信号控制下，每个时钟将输入数据X或其共轭送入第一锁存器、第二锁存器和第三锁存器的其中一个锁存器暂存；复数乘法器，具有两个输入，其中一个输入来自第一锁存器，另一个输入来自第二开关，复数乘法器产生的数据输出至第五锁存器锁存；第二开关，用于在外部控制信号控制下，将第二锁存器的输出或一个复常数1.0输入至复数乘法器，，复数加减法器，具有两个复数输入，其中一个输入来自第五锁存器，另一个输入来自第三开关；第三开关，具有三个输入，分别来第三锁存器的输出、第四锁存器的输出和一个复常量0. 0，在外部控制信号控制下，选择其中一个输入传输至复数加减法器；第四锁存器，用于存储复数加减法器的输出，与复数加减法器构成一个累加器，第四锁存器的输出为所述装置的输出Y。所述具有FFT基2蝶形运算处理能力的装置为两个或两个以上，构成并行复运算阵列。一种具有FFT基2蝶形运算处理能力的装置的运算方法，所述装置至少包括锁存器、复数乘法器、复数加减法器，开关以及复数共轭运算器；该方法包括利用所述装置执行单操作数运算；所述单操作数运算包括穿越；单操作数累加或累减运算。 该方法还包括利用所述装置执行双操作数运算。所述双操作数运算包括双操作数加或减运算；双操作数乘。该方法还包括利用所述装置执行三操作数运算。所述三操作数乘加或乘减运算；三操作数FFT基2蝶形运算方法。所述装置包括两个或两个以上，构成并行复运算阵列；该方法还包括两个K维复向量的加减和元素乘运算；K*K矩阵与K*1向量相乘运算；2K点FFT基2蝶形运算；其中，K为所述装置的数量。从上述本专利技术提供的技术方案可以看出，本专利技术复运算单元结构简单，由其构成并行处理阵列具有高效的向量处理能力，以及极高的FFT基2蝶形运算处理能力。附图说明图I为本专利技术具有FFT处理能力的装置的组成结构示意图；图2为本专利技术具有FFT处理能力的装置构成的运算阵列示意图。具体实施例方式图I为本专利技术具有FFT处理能力的装置的组成结构示意图，如图I所示,至少包括锁存器、复数乘法器、复数加减法器，开关以及复数共轭运算器组成，这里，对锁存器、复数乘法器、复数加减法器，开关以及复数共轭运算器的输入输出位宽不做约束。具体描述如下图I所示的具有FFT基2蝶形运算处理能力的装置，也称为复数运算单元，可以是定点运算单元也可以是浮点运算单元。该复数运算单元有一个输入X。复数共轭运算器输出X的共轭值。第四开关S4选择输入X或输入X的共轭并通过第一开关SI连接到三个锁存器即第一锁存器、第二锁存器和第三锁存器。第一锁存器、第二锁存器和第三锁存器，用于在第一开关SI的控制下,每个时钟将输入数据X送入其中一个锁存器暂存； 复数乘法器，具有两个输入，其中一个输入来自第一锁存器，另一个输入来自第二开关S2 ;第二开关S2，在外部控制信号控制下，选择将第二锁存器的输出或一个复常数I.0输入至该复数乘法器，复数乘法器的输出由第五锁存器锁存；复数加减法器，具有两个输入，其中一个输入来自第五锁存器，另一个输入来自第三开关S3 ；第三开关S3，具有三个输入，分别来自第三锁存器的输出、第四锁存器的输出和一个复常量0. 0，在外部控制信号控制下，选择其中一个输入传输至复数加减法器。其中，外部控制的实现原则是如果运算不含有加法运算，则第三开关S3选复常数0. 0，即加一个0. 0 ；如果运算包含加法，则选第三锁存器；如果运算需要进行累加运算，则选第四锁存器。第四锁存器，用于存储复数加减法器的输出，与复数加减法器构成一个累加器，配合乘法器完成复数MAC运算功能。本文中，对被处理的数据和其位宽不做要求，可以是浮点也可以是定点。具体地，图I所示的复数运算单元执行的单操作数运算方法包括穿越将输入X直接输出。如图I所示，其路径为输入乂_>第四开关54_>第一开关SI- >第一锁存器- >复数乘法器(乘以复常数I. 0)- >第五锁存器- >复数加减法器(加复常数0. 0)- >第四锁存器- >输出Y。单操作数复共轭运算指的是对一个外部复数进行共轭运算。如图I所示，数据路径为输入X- >共轭运算器- >第四开关S4- >第一开关SI- >第一锁存器- >复数乘法器(乘以复常数I. 0)- >第五锁存器- >复数加减法器(加复常数0. 0)- >第四锁存 器_ >输出Y。单操作数复数加(减)运算指的是一个外部复数同内部第四锁存器的内容相加(或减)。如图I所示，数据路径为输入乂->第四开关54->第一开关51->第一锁存器->复数乘法器(乘以复常数1.0)->第五锁存器->复数加减法器(加或减第四锁存器内容)_ >第四锁存器- >输出Y。图I所示的复数运算单元执行的双操作数运算方法包括双操作复数加(或减)运算其两个操作数在相邻的两个周期内经过第四开关和第一开关，分别被送到第一锁存器和第三锁存器，数据路径为首先，输入Xl- >第一锁存器；输入X2- >第三锁存器；接着，第一锁存器_>复数乘法器(乘以复常数1.0)_>第五锁存器-> 复数加减法器(加或减第三锁存器的输出)_ >第四锁存器- >输出Y。双操作数复数加(或减)运算的输出通过率为每两个周期一个运算。双操作数复数乘其两个操作数在相邻的两个周期内经过第四开关和第一开关，分别送到第一锁存器和第二锁存器。数据路径为首先，输入Xl- >第一锁存器；输入X2- >第二锁存器；接着，第一锁存器_>复数乘法器(乘以第二锁存器暂存的内容)_>第五锁存器- >复数加减法器(加复常数0. 0)- >第四锁存器- >输出Y。双操作数复数乘运算的输出通过率为每两个周期一个运算。图I所示的复数运算单元执行的本文档来自技高网...
【技术保护点】
一种具有傅里叶变换FFT基2蝶形运算处理能力的装置，其特征在于，包括锁存器、复数乘法器、复数加减法器，开关以及复数共轭运算器；其中，复数共轭运算器，用于将输入X转换成其共轭；第四开关选择输入X或其共轭输出；.第一开关，用于在外部控制信号控制下，每个时钟将输入数据X或其共轭送入第一锁存器、第二锁存器和第三锁存器的其中一个锁存器暂存；复数乘法器，具有两个输入，其中一个输入来自第一锁存器，另一个输入来自第二开关，复数乘法器产生的数据输出至第五锁存器锁存；第二开关，用于在外部控制信号控制下，将第二锁存器的输出或一个复常数1.0输入至复数乘法器，，复数加减法器，具有两个复数输入，其中一个输入来自第五锁存器，另一个输入来自第三开关；第三开关，具有三个输入，分别来第三锁存器的输出、第四锁存器的输出和一个复常量0.0，在外部控制信号控制下，选择其中一个输入传输至复数加减法器；第四锁存器，用于存储复数加减法器的输出，与复数加减法器构成一个累加器，第四锁存器的输出为所述装置的输出Y。
【技术特征摘要】
【专利技术属性】
技术研发人员：沈承科，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：
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