数据传输及供电装置及其数据传输及供电方法制造方法及图纸

本发明专利技术揭示了一种数据传输及供电装置及其数据传输及供电方法，其中该装置包括：主机端，包括第一通用输入输出端口，及与其连接的电源电压输出单元；从机端，包括第二通用输入输出端口，及与其连接的时钟产生单元及充电单元；所述主机端与从机端通过连接线连接。该数据传输及供电方法包括：通过连接线将主机端与从机端连接；主机端向连接线上发送较低频率时钟信号，从机端从时钟信号中获取电能，同时，对所述时钟信号进行整形、倍频及同步；主机端与从机端利用同步的时钟信号，进行数据信息传输，同时主机端向从机端供电。综上所述，本发明专利技术实施例提供的数据传输及供电装置及其数据传输及供电方法，在没有独立电源的前提下，实现了供电及单线双向同步传输数据。

【技术实现步骤摘要】

本专利技术涉及数据接ロ
，且特别涉及ー种。
技术介绍
在同一条直流供电线路中，既要传送电源，又要传送数据信号，传统的方法是采用高频载波或直流脉冲调制，这两种方案的数据传输与电源传送都是同极性，要保证数据传输的准确性，采用高频载波的传输装置成本过高，采用脉冲调制的装置需要稳定的直流电源，当负载较重的情况下大功率的稳压电源成本将会很高。在现有技术中，例如串行外围设备接ロ SPI (serial peripheral interface)总线技术是Mo toro I a公司推出的一种同步串行接ロ，Mo toro I a公司生产的绝大多数MCU (微控制器)都配有SPI硬件接ロ，可以同时发出和接收串行数据。SPI模块为了和外设进行数据交换，根据外设工作要求，其输出串行同步时钟极性和相位可以进行配置，时钟极性(CPOL)对传输协议没有重大的影响。如果CPOL = O,串行同步时钟的空闲状态为低电平；如果CPOL= 1，串行同步时钟的空闲状态为高电平。时钟相位(CPHA)能够配置用于选择两种不同的传输协议之ー进行数据传输。如果CPHA = 0，在串行同步时钟的第一个跳变沿(上升或下降)数据被采样；如果CPHA= 1，在串行同步时钟的第二个跳变沿(上升或下降)数据被采样。SPI主模块和与之通信的外设音时钟相位和极性应该一致。还例如I2C总线最主要的优点是其简单性和有效性。由于接ロ直接在组件之上，因此I2C总线占用的空间非常小，減少了电路板的空间和芯片管脚的数量，降低了互联成本。总线的长度可高达25英尺，并且能够以高传输速率支持40个组件。I2C总线的另ー个优点是，它支持多主控(multimastering),其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。当然，在任何时间点上只能有ー个主控。然而，由上可见SPI，I2C等接ロ都是采用独立电源、独立时钟传输数据。而另ー种通用的接ロ USB采用的则是独立电源同步传输数据的技木。综上所述，在现有技术中，成本低、结构简单，无需独立电源，可在同一条直流供电线路上实现数据同步传输及供电的装置及方法尚未实现。
技术实现思路
本专利技术的目的在于提供ー种，以解决现有技术中无法实现成本低、结构简单，利用同一条直流供电线路进行供电及数据同步传输的技术问题。为解决以上技术问题，本专利技术提供ー种数据传输及供电装置，其包括主机端，包 括第一通用输入输出端ロ，及与其连接的电源电压输出単元；从机端，包括第二通用输入输出端ロ，及与其连接的时钟产生单元及充电单元；所述主机端与从机端通过连接线连接。进ー步的，所述电源电压输出単元包括VDD输出缓冲器。进ー步的，所述VDD输出缓冲器包括电压输出缓冲器，其输出端连接于并联的多组串联PMOS管及电阻，以便进行灵活的输出阻抗配置。进ー步的，所述第一通用输入输出端ロ包括第一接收数据缓冲器、第一发送数据缓冲器。进ー步的，所述第二通用输入输出端ロ包括第二接收数据缓冲器、第二发送数据缓冲器。进ー步的，所述第一及第二通用输入输出端ロ包括输入、输出及高阻态。进ー步的，所述输入包括弱上拉输入、弱下拉输入及浮空输入。 进ー步的，所述输出包括匪OS管输出的开漏输出、PMOS管输出的开漏输出及推挽型输出。进ー步的，所述时钟単元用以接收恢复主机端在连接线上发送时钟信息，并进行整形、倍频，同步。进ー步的，所述充电単元包括并联的ニ极管、PMOS管及电容。本专利技术还提供ー种数据传输及供电方法，其包括以下步骤通过连接线将主机端与从机端连接；主机端向连接线上发送较低频率时钟信号，从机端从时钟信号中获取电能，同时，对所述时钟信号进行整形、倍频及同歩；主机端与从机端利用同步的时钟信号，进行数据信息传输，同时主机端向从机端供电。进ー步的，所述的数据传输及供电方法，还包括主机端完全置高阻态不向连接线上供电。进ー步的，所述的数据传输及供电方法，还包括主机端向连接线上供电，对从机端预充电。进ー步的,主机端向连接线上供电包括直流电或交流电。进ー步的，主机端根据数据信息里的高电平给从机端供电。进ー步的，在主机端进入时钟同步阶段前，且在主机端对从机端的预充电阶段，从机端主动拉低连接线电平形成负脉冲，以告诉主机端开始进入时钟同步阶段。进ー步的，从机端对所述时钟信号进行整形、倍频及同步具体包括以下步骤从机端通过连接线接收主机端向连接线上发送较低频率时钟信号；将从机端接收的所述时钟信号进行倍频，产生高速时钟信号，以实现与主机端的相应高速时钟同步；提取所述时钟信号上升沿后的对应的ー个或多个高速时钟信号周期宽度的高电平信号；从机端完成所述时钟的倍频同步后，将提取的低电平信号与高电平信号区域信息，进行锁存，以便在其它区域进行数据传输或充电时，保持对所述时钟进行倍频同歩。进ー步的，主机端，包括第一通用输入输出端ロ，其包括第一接收数据缓冲器、第一发送数据缓冲器；与第一通用输入输出端ロ连接的电源电压输出単元，其包括VDD输出缓冲器，所述VDD输出缓冲器包括电压输出缓冲器；从机端，包括第二通用输入输出端ロ，其包括第二接收数据缓冲器、第二发送数据缓冲器；与第二通用输入输出端ロ连接的时钟产生単元及充电单元，充电单元包括并联的ニ极管、PMOS管及电容；所述主机端与从机端通过连接线连接。进ー步的，主机端对从机端进行预充电，其具体步骤如下主机端的VDD输出缓冲器将连接线驱动至高电平；将主从机端的第一及第ニ发送数据缓冲器配置成高阻态输出；将从机端的充电单元的PMOS管配置成断开状态；连接线通过充电单元的ニ极管对电容进行充电，对从机端进行预充电。进ー步的，主机端对从机端进行持续充电，其具体步骤如下控制主机端驱动连接线至高电平；将从机端的第二发送数据缓冲器配置成高阻态输出；将从机端的充电单元的PMOS管配置成闭合状态；连接线通过PMOS管对电容进行持续充电，对从机端进行持续充电。进ー步的，数据从主机端到从机端的下行过程，主机端对从机端进行间隙性充电，数据下行与充电轮流进行其具体包括主机端对从机端发送数据步骤及主机端对从机端间隙性充电步骤，其中，主机端对从机端发送数据包括以下步骤将主机端的第一发送数据缓冲器配置成低阻输出；数据信号经过第一发送数据缓冲器来驱动连接线；将主机端的VDD输出缓冲器配置成高阻输出；将从机端的第二发送数据缓冲器配置成高阻输出；将从机端的充电单元的PMOS管配置成断开；通过从机端的第二接收数据缓冲器接收数据信号；主机端对从机端间隙性充电包括以下步骤在主机端向从机端发送数据间隙，控制主机端的第 一发送数据缓冲器的输出配置成高电平以驱动连接线；将主机端的VDD输出缓冲器配置成高阻态输出；将从机端的第二发送数据缓冲器配置成高阻态输出；将从机端的充电单元的PMOS管相应的配置成闭合状态；连接线通过PMOS管对电容进行间隙性充电，对从机端进行间隙性充电。进ー步的，数据从从机端到主机端的上行过程，主机端对从机端进行间隙性充电，数据上行与充电轮流进行，其具体包括从机端对主机端发送数据步骤及主机端对从机端间隙性充电步骤，其中，从机端对主机端发送数据包括以下步骤将从机端的第二发送数据缓冲器配置成低阻输出；数据信号经过第二发送数据缓冲器来驱动连接线；将从机端的充电単元的PMOS管配置成断开；将主机端本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.ー种数据传输及供电装置，其特征是，包括 主机端，包括第一通用输入输出端ロ，及与其连接的电源电压输出単元； 从机端，包括第二通用输入输出端ロ，及与其连接的时钟产生单元及充电单元； 所述主机端与从机端通过连接线连接。2.根据权利要求I所述的数据传输及供电装置，其特征是，所述电源电压输出単元包括=VDD输出缓冲器。3.根据权利要求2所述的数据传输及供电装置，其特征是，所述VDD输出缓冲器包括电压输出缓冲器，其输出端连接于并联的多组串联PMOS管及电阻，以便进行灵活的输出阻抗配置。4.根据权利要求I所述的数据传输及供电装置，其特征是，所述第一通用输入输出端ロ包括第一接收数据缓冲器、第一发送数据缓冲器。5.根据权利要求I所述的数据传输及供电装置，其特征是，所述第二通用输入输出端ロ包括第二接收数据缓冲器、第二发送数据缓冲器。6.根据权利要求I所述的数据传输及供电装置，其特征是，所述第一及第二通用输入输出端ロ包括输入、输出及高阻态。7.根据权利要求6所述的数据传输及供电装置，其特征是，所述输入包括弱上拉输入、弱下拉输入及浮空输入。8.根据权利要求6所述的数据传输及供电装置，其特征是，所述输出包括NM0S管输出的开漏输出、PMOS管输出的开漏输出及推挽型输出。9.根据权利要求I所述的数据传输及供电装置，其特征是，所述时钟単元用以接收恢复主机端在连接线上发送时钟信息，并进行整形、倍频，同歩。10.根据权利要求I所述的数据传输及供电装置，其特征是，所述充电単元包括并联的ニ极管、PMOS管及电容。11.ー种数据传输及供电方法，其特征是，包括以下步骤 通过连接线将主机端与从机端连接； 主机端向连接线上发送较低频率时钟信号，从机端从时钟信号中获取电能，同时，对所述时钟信号进行整形、倍频及同步； 主机端与从机端利用同步的时钟信号，进行数据信息传输，同时主机端向从机端供电。12.根据权利要求11所述的数据传输及供电方法，其特征是，还包括主机端完全置高阻态不向连接线上供电。13.根据权利要求11所述的数据传输及供电方法，其特征是，还包括主机端向连接线上供电，对从机端预充电。14.根据权利要求13所述的数据传输及供电方法，其特征是，主机端向连接线上供电包括直流电或交流电。15.根据权利要求11所述的数据传输及供电方法，其特征是，主机端根据数据信息里的高电平给从机端供电。16.根据权利要求11所述的数据传输及供电方法，其特征是，在主机端进入时钟同步阶段前，且在主机端对从机端的预充电阶段，从机端主动拉低连接线电平形成负脉冲，以告诉主机端开始进入时钟同步阶段。17.根据权利要求11所述的数据传输及供电方法，其特征是，从机端对所述时钟信号进行整形、倍频及同步具体包括以下步骤 从机端通过连接线接收主机端向连接线上发送较低频率时钟信号； 将从机端接收的所述时钟信号进行倍频，产生高速时钟信号，以实现与主机端的相应高速时钟同步； 提取所述时钟信号上升沿后的对应的ー个或多个高速时钟信号周期宽度的高电平信号; 从机端完成所述时钟的倍频同步后，将提取的低电平信号与高电平信号区域信息，进行锁存，以便在其它区域进行数据传输或充电时，保持对所述时钟进行倍频同歩。18.根据权利要求11所述的数据传输及供电方法，其特征是， 主机端，包括 第一通用输入输出端ロ，其包括第一接收数据缓冲器、第一发送数据缓冲器； 与第一通用输入输出端ロ连接的电源电压输出単元，其包括 VDD输出缓冲器，所述VDD输出缓冲器包括电压输出缓冲器；从机端，包括 第二通用输入输出端ロ，其包括第二接收数据缓冲器、第二发送数据缓冲器； 与第二通用输入输出端ロ连接的时钟产生单元及充电单元，充电单元包括并联的ニ极管、PMOS管及电容； 所述主机端与从机端通过连接线连接。19.根据权利要求18所述的数据传输及供电方法，其特征是，主机端对从机端进行预充电，其具体步骤如下 主机端的VDD输出缓冲器将连接线驱动至高电平； 将主从机端的第一及第ニ发送数据缓冲器配置成高阻态输出； 将从机端的充电单元的PMOS管配置成断开状态； 连接线通过充电单元的ニ极管对电容进行充电，对从机端进行预充电。20.根据权利要求18所述的数据传输及供电方法，其特征是，包括主机端对从机端...

【专利技术属性】
技术研发人员：陈锋，奚剑雄，
申请(专利权)人：杭州硅星科技有限公司，
类型：发明
国别省市：