SoC地址映像的优化方法技术

本发明专利技术公开了一种SoC地址映像的优化方法，片内总线控制器将每个从设备映射为两个入口地址，对应为从设备的寄存器接口和存储器接口，其中从设备寄存器接口入口地址被主设备统一分配，映射到主设备地址堆栈；同时，被分配的从设备寄存器接口入口地址通过总线控制器映射到对应的从设备内。依据本发明专利技术减少了异步FIFO的使用频率，进而减小了电路的面积，整体时序控制相对简单。

【技术实现步骤摘要】

本专利技术涉及一种SoC (System on Chip,片上系统)IP (Intellectual Property)模块的组织方法，具体是涉及SoC地址映像的方法。
技术介绍
SoC是将微处理器、模拟IP核、数字IP核和存储器(或片外存储器接ロ)集成到单一芯片上形成的系统，也叫系统级芯片，是ー个专用目标集成电路。SoC的典型结构通常由至少ー个作为主控制器或者主逻辑运算单元的高性能CPU/DSP和若干通过片内总线连接的功能IP组成，其中CPU/DSP被称为主设备或者主器件，功能IP被称为从设备或者从器件。因此，片上总线架构和工作模式以及工作时序都会极大地影响SoC系统的运行效率以及SoC的运行效率。当前的SoC总线系统中，各从设备通过地址被系统统一分配，从而，当总线控制器接收到地址后，会在预置的地址列表中查找相应的从设备，并仲裁给相关请求设备进行访问。因此，对于系统级上层来说，他需要了解各从设备的对应的地址空间范围，每ー个地址对应ー个固定的从设备，这样才能针对准确的命中想要访问的从设备。但随着设计规模的越来越大，这种地址分配模式限制了硬件的设计，例如DRAM控制器，一般通过两类端ロ挂在片内总线上，这两类端ロ指的是寄存器端口和存储器端ロ，其中寄存器端ロ用于ー些基本的寄存器配置，存储器端ロ实现大数据量的数据传输(如音频数据，视频数据)。为方便软件系统架构，系统将所有功能模块，即从设备的寄存器接ロ単独作为ー个设备也都存放在同一个地址空间，參见说明书附图I。这样在整个系统的硬件实现上，我们可以理解成多了 ー个硬件模块，即寄存器配置模块。依据上述配置，例如主设备需要搬运视频数据时，视频设备的寄存器接口和存储器接ロ的入口操作地址均为预置的地址列表所分配，也就是在地址列表中各存在ー个映射。CPU取得视频设备寄存器入口地址，解析传送的地址空间，进而对视频设备寄存器接ロ进行配置，因各设备间时钟不同品，因此期间需要辅有时钟不同频的从设备中异步FIFO(First Input First Output,先入先出队列);然后DMA对视频设备存储器传送的地址空间进行解析，对相应视频设备进行相应的数据搬运操作，期间也需要时钟不同频的异步FIFO。更进一歩的说明是，使用FIFO同步源自不同时钟域的数据是在数字IC设计中经常使用的方法，设计功能正确的FIFO会遇到很多问题，同时需要比较大的资源消耗，并对配置较大的电路面积。原因在于，对于异步FIFO而言，数据是由某一个时钟域的控制信号写入FIF0，而由另一个时钟域的控制信号将数据读出FIFO。也就是说，读写指针的变化动作是由不同的时钟产生的。嵌入式系统既有的主从设备访问方式启动的两次传输的地址空间是不同的，且映射为两个设备，在硬件结构上也被认为是对两个设备的操作。因此，主设备搬运视频数据时 总线控制器需要进行两次地址解析，且时钟不同频的从设备中异步FIFO的使用频率较高，芯片设计面积相对较大，时序控制较复杂。
技术实现思路
本专利技术为了克服现有SoC地址映像方法效率低，且需要匹配较大的电路面积和较复杂的时序控制的缺陷，提供了一种优化了的SoC地址映像方法，从而减少了异步FIFO的使用频率，进而减小了电路的面积，整体时序控制相对简単。本专利技术采用以下技术方案 ー种，片内总线控制器将每个从设备映射为两个入口地址，对应为从设备的寄存器接口和存储器接ロ，其中从设备寄存器接ロ入口地址被主设备统一分配，映射到主设备地址堆栈； 同时，被分配的从设备寄存器接ロ入口地址通过总线控制器映射到对应的从设备内。 依据本专利技术的ー种，优化了寄存器的配置，通过总线控制器将其映射到对应的从设备内，从而，当对从设备进行访问时，首先进行的寄存器组配置，也被认为是对相应从设备的操作，对从设备的访问表现为对ー个从设备的操作，而非两个从设备。減少了总线控制器解析地址的过程，同时由于硬件上表现为減少了ー个从设备，降低了时钟不同频的从设备中异步FIFO的使用频率，在减小IC设计面积的同时，降低了整体时序控制的难度。上述，依据主设备对不同从设备的访问，动态映射寄存器入ロ地址到所访问的从设备内。附图说明图I为当前SoC从设备入口地址配置结构示意图。图2为依据本专利技术的一种地址映像结构示意图。图中，I. CPU地址堆栈，2.寄存器组。具体实施例方式參照说明书附图1，当前通用的SoC地址映像的方法是每个从设备具有ー个独立的地址端ロ，与软件结合，硬件上将寄存器组作为単独一个设备分配到另ー个地址空间。与此相比，依据本专利技术的一个实施例表现在图2中，保持既有的地址分配方式，也就是说每个从设备映射为两个入口地址，并被统ー压入CPU/DSP地址堆栈，以便于CPU/DSP查找相应的功能模块，同吋，在硬件上，将寄存器接ロ实现到对应的硬件模块中，更准确的表述为实现到存储器接ロ中。在这样的配置条件下，在硬件架构上，可以理解成每个从设备对应两个地址空间。如图2所示，通过总线控制器将每个挂在总线上的从设备设置为两个入口地址，分别对应从设备的寄存器接口和存储器接ロ，从而，当主设备启动其中的任何ー个地址进行操作吋，总线控制器都会映射到同一个从设备。在一个实例中，SoC要进行搬运视频数据，首先CPU操作视频设备(VIDEO)的寄存器接ロ进行配置，在图2中，被分配的寄存器接ロ被实现到对应的存储器接ロ。然后DMA启动VIDEO的存储器接ロ进行数据传输。依据既定的控制逻辑，寄存器配置和数据搬运不会同时启动，存在先后顺序。尽管启动两次传输的地址空间是不同的，也就是认为被操作的是两个从设备，但由于在总线架构中将两个从设备映射到同一个视频设备，在硬件架构上会一直认为是对同一个设备的操作。在这样的实现中，将两个从设备的操作归ー为ー个从设备，当然，实际上也应该是一个设备，只是为了 CPU操作方便而把寄存器分到另ー个地址空间。从而避免了总线控制器进行不必要的解析地址的过程；并在硬件上減少了ー个从设备，降低了时钟不同频的从设备中异步FIFO的使用频率，可以更大的优化设计面积和时序。在另ー个实例中，音频设备(AUDIO)基于同样的实现方式被表现在说明书附图2中。 当采用如前所述的优化的地址映像方法时，有一种情形能够被更好的表现出来，这种情形是，既有的SoC地址影响方法，寄存器结构被固定的分配给相应的从设备，设计灵活性差，且资源占用率高。为此，当总线控制器控制寄存器接ロ入口地址的分配时，可以动态的进行寄存器组的分配，将寄存器组分配给预期使用的从设备，可以较少对资源的占用，且设计灵活性更好。权利要求1.ー种，其特征在于，片内总线控制器将每个从设备映射为两个入口地址，对应为从设备的寄存器接口和存储器接ロ，其中从设备寄存器接ロ入口地址被主设备统一分配，映射到主设备地址堆栈； 同时，被分配的从设备寄存器接ロ入口地址通过总线控制器映射到对应的从设备内。2.根据权利要求I所述的，其特征在干，依据主设备对不同从设备的访问，动态映射寄存器入ロ地址到所访问的从设备内。全文摘要本专利技术公开了一种，片内总线控制器将每个从设备映射为两个入口地址，对应为从设备的寄存器接口和存储器接口，其中从设备寄存器接口入口地址被主设备统一分配，映射到主设备地址堆栈；同时，被分配的从设备寄存器接口入口地址通过总线控制器映射本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：孙晓宁，张洪柳，
申请(专利权)人：山东华芯半导体有限公司，
类型：发明
国别省市：