全数字锁相环制造技术

本发明专利技术提供一种全数字锁相环，包含数字环路滤波器及跨越数字环路滤波器的调制器。调制器包含第一累加器、累加器放大器及调制放大器。第一累加器包含输入端，第一累加器的输入端接收调制信号。累加器放大器包含输入端与输出端，累加器放大器的输入端耦接于第一累加器的输出端，且累加器放大器的输出端耦接于数字环路滤波器的输入端。调制放大器包含输入端与输出端，调制放大器的输入端接收调制信号，且调制放大器的输出端耦接于数字环路滤波器的输出端。全数字锁相环用于直接频率调制。上述全数字锁相环能够大幅减少切换噪声，并且有助于芯片面积降低与进程迁移。

【技术实现步骤摘要】

本专利技术是有关于一种全数字锁相环(All-DigitalPhase-Locked Loop, ADPLL), 且特别是关于一种用于直接频率调制(Direct Frequency Modulation, DFM)的全数字锁相环。
技术介绍
锁相环为一种用来产生与参考信号的相位(Phase)有固定关系的信号的电子控制系统。锁相环电路响应于输入信号的频率与相位，并自动的提高或降低被控制的振荡器的频率，直至锁相环电路与参考信号在频率与相位上相符合为止。现有技术模拟锁相环包含相位检测器、压控振荡器(Voltage-Controlled Oscillator, VC0)、及反馈路径。反馈路径用来将压控振荡器的输出信号反馈至相位检测器的输入端，以提高或降低模拟锁相环的输入信号的频率。因此，模拟锁相环的频率总可以保持赶上参考信号的参考频率，其中参考信号为相位检测器所使用，也就是说，模拟锁相环的输入信号的频率总会被参考信号的参考频率所锁定。除此以外，现有技术中，分频器(Frequency divider)用于反馈路径，以使得参考频率或参考频率的整数倍数频率总可以被撷取。现有技术中，低通滤波器(Low-pass filter)连接于相位检测器之后，以使得位于高频率的噪声得以滤除。如本领域的技术人员所知晓，因为模拟锁相环使用模拟组件，并使用模拟方式操作，上述模拟锁相环极易产生误差，甚或是误差传播(Error propagation)。因此,数字锁相环便应运而生，以在部分数字操作与数字组件的支持下减少上述误差，其中数字锁相环在反馈路径上使用具有可变除数的分频器。除此以外，全数字锁相环也非常有助于芯片面积降低与制造工艺迁移。举例来说，全数字锁相环的数控振荡器(Digital-Controlled Oscillator,DC0)可用来取代现有技术所使用的模拟组件的压控振荡器。也可将相位检测器用全数字锁相环的时间数字转换器(Time-to-Digital Converter, TDC)来取代。因此, 在无线通信领域中，使用全数字锁相环已是一种趋势。
技术实现思路
为解决上述模拟锁相环极易产生误差，甚或是误差传播的问题，本专利技术提供一种全数字锁相环，通过数字操作与数字组件，能使得切换噪声(switching noise)会被大幅度减少。一方面，本专利技术揭露一种全数字锁相环(ADPLL)。其中全数字锁相环用于直接频率调制。该全数字锁相环包含数字宏模块、调制器及反馈路径模块。其中，数字宏模块用来接收包含与反馈信号相关的相位信息与频率信息的输出信号，该数字宏模块包含包含比例式路径模块及数字低通滤波器的数字环路滤波器，该数字环路滤波器用于产生一整数信号及分数信号 ’及Σ Δ调制器补偿模块，用来预测误差以及将预测的所述误差输入至所述数字宏模块。该调制器跨越该数字环路滤波器，以及该调制器包含包含用于接收调制信号的输入端的第一累加器；累加器放大器，包含耦接于所述的第一累加器的输出端的输入端以及耦接于所述的数字环路滤波器的输入端的输出端；及调制放大器，包含接收所述的调制信号的输入端与耦接于所述的数字环路滤波器的输出端的输出端。该反馈路径模块耦接于数字环路滤波器的输出端与数字环路滤波器的输入端之间，反馈路径模块包含第二Σ Δ 调制器及第二分频器，第二分频器用来与第二Σ Δ调制器共同运作。另一方面，本专利技术揭露一种全数字锁相环。其中全数字锁相环用于直接频率调制。 该全数字锁相环包含数字宏模块、调制器及数控振荡器和Σ Δ调制器模块。其中，数字宏模块用来接收包含与反馈信号相关的相位信息与频率信息的输出信号，数字宏模块包含 包含比例式路径模块及数字低通滤波器的数字环路滤波器，该数字环路滤波器用于产生一整数信号及分数信号 '及 Δ调制器补偿模块，用来预测输入信号的误差以及将预测的误差输入至数字宏模块。调制器跨越数字环路滤波器，且该调制器包含第一累加器，包含用于接收调制信号的输入端；累加器放大器，包含耦接于第一累加器的输出端的输入端以及耦接于数字环路滤波器的输入端的输出端；及调制放大器，包含接收调制信号的输入端与耦接于数字环路滤波器的输出端的输出端。该数控振荡器和Σ Δ调制器模块用来对上述的整数信号和分数信号进行调制。再一方面，本专利技术还揭露一种全数字锁相环。该全数字锁相环包含数字宏模块及调制器及数控振荡器。其中，数字宏模块用来接收包含与反馈信号相关的相位信息与频率信息的输出信号，该数字宏模块包含包含比例式路径模块及数字低通滤波器的数字环路滤波器，该数字环路滤波器用于产生一整数信号及分数信号；及Σ Δ调制器补偿模块，用来预测输入信号的误差以及将预测的误差输入至数字宏模块。调制器跨越数字环路滤波器，且该调制器包含第一累加器，包含用于接收调制信号的输入端；累加器放大器，包含耦接于第一累加器的输出端的输入端以及耦接于数字环路滤波器的输入端的输出端；及调制放大器，包含接收调制信号的输入端与耦接于数字环路滤波器的输出端的输出端。其中所述累加器放大器的增益校正与所述调制放大器的增益校正是相互关联的。上述全数字锁相环通过数字操作与数字组件，切换噪声会被大幅度减少，且全数字锁相环的环路增益(Loop gain)也可被精确的微调，并且通过数字环路滤波器与调制器实现直接频率调制的全数字架构，本专利技术的全数字锁相环还有助于芯片面积降低与进程迁移。附图说明图I为本专利技术所揭露的全数字锁相环的示意图。图2为本专利技术中直接频率调制的全数字锁相环的示意图。图3为图I与图2中所图示的数控振荡器在本专利技术所揭露的详细示意图。图4为现有技术追踪槽所包含单元的示意图。图5为图4所示的单元的相关电压-频率转换曲线示意图。图6为图3所示的追踪槽所包含的单元的详细示意图。图7为图6所示的单元相关的电压-频率折叠转换曲线示意图。图8是为了解释本专利技术在图I所示的全数字锁相环的数字环路频宽校准方法，所使用的全数字锁相环的简化示意图。图9为用来解释如何补偿现有技术模拟锁相环的分数相位误差的简单示意图。图10为根据本专利技术一实施方式所揭露，Σ Δ调制器补偿模块中另外包含的数字相位误差消除模块的示意图。图11为实施图8所示的环路增益校准方法时，图I所示的相位频率检测器和循环式时间数字转换器模块与图I所示的时间数字转换解码器和第一加法器的简易示意图。图12为图11所示的循环式时间数字转换器的概略示意图。图13为实施相关于图11与图12的循环式时间数字转换器校准程序的流程示意图。具体实施例方式本专利技术揭露一种用于直接频率调制并拥有精确增益校准(Fine gain calibration)的全数字锁相环，其中全数字锁相环使用某些在本专利技术方被揭露的组件(例如本专利技术方揭露的数控振荡器)与技术特征。通过本专利技术所揭露的全数字锁相环，切换噪声会被大幅度减少，且全数字锁相环的环路增益也可被精确的微调。通过本专利技术所揭露的数控振荡器，能够在所揭露的全数字锁相环中达到精确的频率分辨率。请参阅图1，其为本专利技术一实施方式所揭露的全数字锁相环100的示意图。如图 I所示，全数字锁相环100包含时间数字转换器(Time-to-Digital converter, TDC)模块 102、数字宏模块(Digital macro module) 120、数控振荡本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：张湘辉，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：