固态成像装置、固态成像装置的制造方法和电子设备。该固态成像装置，包括：基板；在基板的深度方向上布置在基板中的多个光电二极管；垂直的读出栅电极，用于读取所述光电二极管中的信号电荷，所述垂直的读出栅电极嵌入在基板中使得该读出栅电极在基板的深度方向上延伸；暗电流抑制区域，其覆盖所述读出栅电极的底部和侧表面，所述暗电流抑制区域包括在所述读出栅电极的侧表面上具有均匀厚度的第一导电型半导体区域；以及读沟道区域，其布置在第一导电型半导体区域与所述光电二极管之间，所述读沟道区域包括第二导电型半导体区域。
【技术实现步骤摘要】
本专利技术涉及一种固态成像装置、该固态成像装置的制造方法和包括该固态成像装置的电子设备。
技术介绍
CMOS固态成像装置是固态成像装置的一个示例。在CMOS固态成像装置中，两个像素由光电二极管和称作MOS晶体管的晶体管形成，并且以预定模式布置多个像素。光电二极管是光电转换元件，用于产生和累积与接收到的光量对应的信号电荷。MOS晶体管转移由光电二极管获得的信号电荷。图I是示出了根据日本未审专利申请公报No. 11-122532中公开的现有技术的 CMOS固态成像装置216的主要部分的示意性截面图。固态成像装置216应用于图像传感器。图I示出了固态成像装置216的像素部分的截面结构。图I所示的固态成像装置216包括P型基板201和像素分离区域208，其中，p型基板201由硅制成，像素分离区域208被设置在P型基板201的前表面中。包括光电二级管H)和多个MOS晶体管的像素200被设置在通过像素分离区域208而彼此分离的每个部分中。这些MOS晶体管包括电荷读出晶体管Trl、复位晶体管Tr2、放大器晶体管Tr3和垂直选择晶体管(未示出)。包括这四个MOS晶体管和光电二极管H)的像素区域用作一个单位像素。以二维矩阵形式布置多个单位像素。光电二极管H)包括在深度方向上从P型基板201的表面起按顺序布置的η+型杂质区域203、η型杂质区域202，并且还包括设置在η+型杂质区域203的表面中的高杂质浓度P型杂质区域204。此外，电荷读出晶体管Trl包括平面型栅电极209和源极-漏极区域205。平面型栅电极209形成在基板201上方，栅极绝缘膜217在与形成光电二极管H)的区域相邻的位置处插入在平面型栅电极209与基板201之间。源极-漏极区域205由设置在基板201的表面中的η+型杂质区域形成。源极-漏极区域205用作浮动扩散区域。放大器晶体管Tr3包括源极-漏极区域206、平面型栅电极211和源极-漏极区域207。平面型栅电极211形成在基板201上方，栅极绝缘膜217在与形成源极-漏极区域 206的区域相邻的位置处插入在平面型栅电极211与基板201之间。源极-漏极区域207 由设置在基板201的表面中的η+型杂质区域形成。复位晶体管Tr2包括源极-漏极区域205、平面型栅电极210和源极-漏极区域 206。平面型栅电极210形成在基板201上方，栅极绝缘膜217在与形成源极-漏极区域 205的区域相邻的位置处插入在平面型栅电极210与基板201之间。源极-漏极区域206 由设置在基板201的表面中的η+型杂质区域形成。源极-漏极区域206通过接触部分212连接到电源线213，电源线213形成在基板 201上方，层间绝缘膜215插入在电源线213与基板201之间。在层间绝缘膜215中设置期望的布线214。因此，在根据现有技术的固态成像装置216中，每个单位像素200包括基板201的表面上的MOS晶体管和光电二极管H)。最近，像素尺寸已被缩小以将更大量的像素集成在固态成像装置中。在根据图I 所示的现有技术的固态成像装置216中，针对每个单位像素200，光电二极管H)和MOS晶体管沿基板201的同一平面布置。因此，期望与每个单位像素200对应的基板201的表面面积大到足够安置上述元件。因此，单个像素的面积相对较大。在这个结构中，如果像素尺寸减小，则光电二极管ro的面积也会减小。结果，饱和电荷量(Qs)和灵敏度也会减小。为了避免这种问题，提出了通过使得彼此相邻的多个像素利用公共MOS晶体管来减小像素尺寸的方法。例如，提出了如下方法使得彼此相邻的多个像素利用公共像素晶体管，从而在不减小光电二极管ro的面积的情况下能够减小像素尺寸。例如，在一般的CMOS固态成像装置中，由四个像素共用一组像素晶体管。此外，作为防止由于像素尺寸的减小导致的饱和电荷量(Qs)和灵敏度下降的完全不同的方法，日本未审专利申请公报No. 2002-513145提出了一种包括嵌入式栅电极的固态成像装置。图4示出了一种CMOS固态成像装置231，它包括设置有嵌入式栅电极的垂直电荷读出晶体管。CMOS固态成像装置231是一种背照式固态成像装置，在背照式固态成像装置中， 光入射在基板的背表面上。图4示出了像素部分的主要部分。CMOS固态成像装置231包括像素晶体管，这些像素晶体管在半导体基板232的前表面上形成像素。在这个示例中，像素晶体管包括电荷读出晶体管Trl、复位晶体管Tr2和放大器晶体管Tr3。在每个像素中， 光电二极管H)形成于这些像素晶体管的下方。光电二极管H)包括形成在基板232中的η 型半导体区域233和高杂质浓度P型半导体区域(ρ+区域)241，其中，高杂质浓度P型半导体区域(Ρ+区域)241位于η型半导体区域233的前侧。η型半导体区域233包括高杂质浓度区域(η+区域)233Α和低杂质浓度区域(η区域)233Β，其中，高杂质浓度区域(η+区域)233Α用作电荷存储区域。电荷读出晶体管Trl是垂直晶体管，它包括柱状读出栅电极236，柱状读出栅电极 236被布置在沟部234中，栅极绝缘膜235插入在读出栅电极236与沟部234的内表面之间。 沟部234在深度方向上从基板232的前表面延伸到光电二极管H)中的η型高杂质浓度区域(η+区域)233Α。η型源极-漏极区域237 (浮动扩散(FD)区域)形成于基板232的表面中，使得η型源极-漏极区域237与栅极绝缘膜235接触。垂直电荷读出晶体管Trl的垂直栅电极236形成在与单位像素251的中心对应的位置处，即光电二极管H)的中心处。 高杂质浓度P型半导体区域(P+区域)241包围栅极绝缘膜235的形成在光电二极管H)的高杂质浓度区域(η+区域)233Α中的一部分。复位晶体管Tr2包括设置在基板232的前表面中的一对η型源极-漏极区域237 和238以及形成在基板232的前表面的上方的平面型复位栅电极243，其中，栅极绝缘膜插入在平面型复位栅电极243与基板232之间。放大器晶体管Tr3包括设置在基板232的前表面中的一对η型源极-漏极区域238和239以及形成于基板232的前表面的上方的平面型栅电极240，其中，栅极绝缘膜插入在平面型栅电极240与基板232之间。形成有多层布线246的多个布线层被设置在其上形成有像素晶体管Trl、Tr2和Tr3的基板232上方，其中，层间绝缘膜245插入在多层布线246与基板232之间。尽管图4没有示出，但是在基板 232的背表面上设置滤色器，并且在与像素对应的位置处在滤色器上设置片上微透镜。在图 4中，参考标号250指示像素分离区域。尽管图4中没有示出，但是在周边电路部分中形成了包括CMOS晶体管的信号处理电路。CMOS晶体管包括平面型栅电极。此外，作为防止由于像素尺寸减小导致的饱和电荷量(Qs)和灵敏度下降的另一种完全不同的方法，日本未审专利申请公报No. 2005-223084提出了一种包括嵌入式栅电极的固态成像装置。CMOS固态成像装置是固态成像装置的一个示例。在CMOS固态成像装置中，由光电二极管和称作MOS晶体管的晶体管形成两个像素，并且以预定模式布置度多个像素。光电二极管是光电转换元件，用于产生和累积与接收到的光量对应的信号电荷。本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：高桥洋，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：
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