本发明专利技术揭示一种三维芯片上电感器、变换器及射频放大器。所述射频放大器包括一对变换器及一晶体管。所述变换器包括至少两个电感性耦合的电感器。所述电感器包括第一金属层的多个片段(704)、第二金属层的多个片段(706)、第一电感器输入(708)、第二电感器输入(710)，及多个穿硅通孔(702)，所述多个穿硅通孔(702)耦合所述第一金属层的所述多个片段与所述第二金属层的所述多个片段，以形成所述第一电感器输入与所述第二电感器输入之间的连续、非相交路径。所述电感器可具有对称或非对称几何结构。所述第一金属层可为所述芯片的后段工艺区段中的金属层。所述第二金属层可位于所述芯片的重分配设计层中。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及集成电路装置，且更明确地说，涉及在使用通孔的集成电路中实施的电感器与变换器。
技术介绍
电感器与变换器用于各种各样的集成电路应用(包括射频(RF)集成电路应用) 中。芯片上电感器为可将能量储存在由穿过其的电流所产生的磁场中的无源电组件。电感器可为形如包括一个或一个以上“匝”的线圈的导体。所述匝将由流经所述导体的每一匝的电流所感应的磁场通量集中于所述电感器匝内的“电感性”区域中。匝的数目与匝的大小影响电感。具有耦合磁通量的两个(或两个以上)电感器形成变换器。变换器为将电能从一个电路经由电感性耦合的导体转移到另一电路的装置，所述电感性耦合的导体通常为形成所述变换器的电感器的线圈或匝。第一或“初级”电感器中的变化的电流在第二或“次级” 电感器中感应变化的电压。如果将负载耦合到所述次级电感器，那么电流将在所述次级电感器中流动，且电能将从所述初级电路经由所述变换器流动到所述负载。在集成电路裸片及电路封装中实施的常规电感器可具有若干缺点。可通过在导电层中形成螺线迹线或螺旋迹线以形成电感器匝来制造这些电感器。在一些情况下，这些迹线可耦合到邻近层中的迹线以实现较高电感。遗憾的是，所述电感器可消耗过量金属层资源，且在无不合需要的按比例缩放的情况下，可能不会提供充分的电流容量或足够高的质量因子。另外，因为所述电感器的电感性区域相对于封装衬底及电路裸片中的其它迹线层大体上平行，所以所述电感性区域可对所述集成电路内的其它组件具有不良的电磁干扰 (EMI)效应，且/或其电感器特性可受所述衬底或电路裸片内的邻近导体负面影响。图1展示CMOS技术100的横截面，其包括三个区段重分配设计层(RDL)区段 102、前段工艺(FEOL)区段104及后段工艺(BEOL)区段106。FEOL区段104包括衬底108， 且BEOL区段106包括多个金属层Ml到Mn。FEOL区段104的高度或厚度114通常远大于 BEOL区段106的高度或厚度110。BEOL区段106的靠近衬底108的金属层用于装置之间的互连，且常规电感器可引起到周围层的不良耦合。因而，为了为互连提供空间并最小化由常规电感器导致的不良耦合，远离衬底108的BEOL区段106中的电感器可用高度112小于 BEOL区段106的总高度110。按照惯例，通常在BEOL区段106中的金属层Ml到Mn中的一者或一者以上中使用二维几何结构来制造芯片上电感器。图2中说明具有两个输入端口 202、204的示范性对称单匝电感器200的俯视图。 可通过对称线206来分割对称电感器200，使得在对称线206的一侧上的第一半电感器208 具有与在对称线206的另一侧上的第二半电感器210相同的尺寸。然而，因为电感值与用以形成电感器的金属线的总长度成比例，所以对称电感器200的单匝电感器几何结构具有电感劣势，这是因所述电感器仅具有单个匝。额外匝或金属长度可增加电感值。常规芯片上电感器与晶体管之间的尺寸比可提供可由BEOL金属层中的电感器消耗的相对过量的金属层资源的判断。常规芯片上电感器可占据300μπιΧ300μπι或 90，000μπι2的面积。与此相比，使用可用特征大小，晶体管可占据0.09μπι2的面积。因而， 由所述电感器消耗的空间与由所述晶体管消耗的空间之间的芯片大小比为1000000 1。 此外，归因于CMOS技术按比例缩放，每mm2的芯片成本继续增加，因为无源装置的BEOL不按比例缩放，而有源装置的FEOL按比例缩放。因而，电感器或变换器的芯片成本极高，且可能在较高级的技术节点(例如，45nm或32nm)中增加。图3中说明示范性螺旋多匝电感器300的俯视图。所述螺旋架构可用以增加电感值。螺旋多匝电感器300不具有类似于单匝电感器200的对称性，但归因于增加的总串联金属长度，其具有增加的电感值。缺乏对称性给予电感器300的输入以极性。因为电感器 300的电感值与用以形成电感器300的总串联金属长度成比例，所以电感值受形成所述电感器匝的金属导体的宽度、所述匝之间的空间、所述金属导体的直径及螺旋中的匝的数目影响。到电感器300的输入通常引出到电感器结构的同一侧。螺旋多匝电感器300包括多匝螺旋部分302、第一输入304及第二输入306，第二输入306从螺旋终点308引出到电感器300的与第一输入304相同的侧。引线3 10用以从电感器300的螺旋终点308引出第二输入306。在此配置中，相对于单匝电感器200，多匝电感器300具有一些劣势。多匝电感器300需要两个金属层用于第一输入304及螺旋部分302以增加电感的一个金属层； 及用于引线310以从螺旋终点308引出第二输入306的第二金属层。与此相比，单匝电感器200可实施于一个金属层上。归因于螺旋多匝电感器300的多匝部分302与引线310交叉，螺旋多匝电感器300还具有重叠区312及314，重叠区312及314可导致所述层之间的电容耦合。这些重叠区312、314的这些电容耦合可使电感器300的性能降级。由于金属层Ml到Mn还用于装置之间的互连以及除了制作例如电感器200及300 等电感器之外的其它目的，因此电感器可用高度112小于BEOL区段106的总高度110。这些类型的电感器还将引起到周围层的不良耦合。为降低到衬底的耦合，这些类型的电感器通常置于上部金属层中。此外，在与电感器200或300相同的金属层上的其它装置或互连与所述电感器分离达隔离距离(例如，100微米)，以防止所述电感器与其它装置或互连之间的磁耦合。此隔离距离通过电路与电感器磁场之间的所需隔离来确定，且加到由所述电感器消耗的面积，且因而增加所述裸片的成本。一种用以进一步增加电感器的总金属长度的常规方法为金属串联堆叠。图4说明包括在BEOL区段106中的金属层Ml到Mn中形成的三个不同金属层402、404、406的电感器400。金属层402与404分离达距离412，且金属层404与406分离达距离414。通过垂直连接器408及410串联连接金属层402、404、406。三层电感器400具有在金属层402上的第一输入416及在金属层406上的第二输入418。使用与图3中所展示的引线310相似的在另一层上的金属引线，可将第二输入418引出到电感器结构的与第一输入416相同的侧。金属层402、404、406之间的距离412、414相对于金属层402、404、406中的每一者上的螺旋形状的直径(例如，200 μ m)极小(例如，2到3 μ m)。因而，垂直连接器408及410的长度对整体电感器长度仅贡献可忽略不计的量。电感器400的总金属长度约比电感器300 的总金属长度大3倍。然而，三层电感器400按照惯例具有比电感器300的电感值大3倍以下的电感值，因为归因于多个层之间的磁场抵消(magnetic field cancellation)，总电感减小。因而，归因于BEOL区段106的工艺约束，使用金属堆叠来增加电感值的能力有限。注意，对于以上电感器配置中的任一者，电感随总金属导体长度而变。因而不论何种技术，电感器大小均相同。用于这些电感器的每一金属层可或者为数十亿个或数十亿个以上晶体管提供空间。另外，因为所述电感器的电感性区域相对于其它迹线层大体本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：金郑海，顾时群，布雷恩·马修·亨德森，托马斯·R·汤姆斯，刘·G·蔡奥安，赛福拉·S·巴扎亚尼，马修·诺瓦克，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：
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