本发明专利技术公开了一种具有数据同步识别功能的多ADC高速时间交替采集系统，通过增加了测试脉冲形成模块、高精度时间间隔测量单元、数据反馈控制模块以及数据顺序识别模块来测量各个ADC数据同步时钟之间的相位关系，根据测量结果来反馈控制采样数据的顺序，实现了并行时间交替采样数据顺序的实时正确拼合，为后端的采样数据的处理提供了可靠保障，有效地保证了系统的稳定运行，该技术为构架更高采样率的多ADC数据采集系统奠定了坚实的基础。
【技术实现步骤摘要】
一种多ADC高速数据采集系统的数据同步识别装置
本专利技术属于高速数据采集领域，更为具体地讲，涉及一种多ADC高速时间交替采集系统的数据同步识别装置。
技术介绍
数据采集系统已广泛地应用于电子测量、通信、雷达、航空航天、工业等各个领域， 伴随着新的芯片工艺的发展，其核心的模数转换器(ADC)的采样率已有大幅度提升，其中单核ADC的采样率已达GSPS，这为构架高采样率的数据采集系统提供了基本保证。随着科技和工程应用的不断发展，现代信号系统的复杂度越来越大，对于采集系统的采样速率的要求越来越高。但在现有器件的条件下，时间交替并行采样技术(多ADC) 依然是实现更高采样率的数据采集系统的最佳有效技术途径。于是，时间交替并行采样技术在构架高速数据采集系统中得到了广泛应用，且产生了一些实用的应用技术，如采样孔径误差、信号增益误差和偏移误差等校正等。这些技术的实现都是以采样数据为基础的数字后处理技术，都必需预先确切地知道高速数据采集系统内各ADC之间的采样数据的组合顺序。在进行高速采样时，采样后的数据速度非常快。在对数据传输处理时，ADC器件一般都对采样数据流进行适当的降速，然后再输出至下一级，并同时给出数据传输的同步时钟，以便后端正确接收处理数据。多ADC的交替并行数据采集系统的工作原理框图如图1所示。高速数据采集系统中的η个ADC同时接收来自通道调理后的模拟输入信号，根据各自的采样时钟相位Φρ Φ2、…Φη把模拟信号转换成数字信号sdatai、Sdata2.....sdatan,并进行预降速处理数据ds_datai、ds_data2.....ds_daten，连同数据同步时钟Clclk1, dclk2.....dClkn—起传输至实时处理器作下一步处理。其中每个采样时钟相位相差360° /n，总采样率为各ADC采样率&的η倍。通用的实时处理器一般选用FPGA，可利用内部的输入双数据速率(IDDR)逻辑单元接收采样高速数据并作进一步降速处理，以符合对数据进行实时处理的速度要求。在对采样数据进行后续的实时处理时，最重要的就是需要先确切地知道采样数据间的顺序关系。但在实际实现的过程中，复位信号产生的ADC复位信号reset是随机的，无法直接获得数据间的顺序关系。由于数据采集系统采样速度的逐渐提高，其时钟抖动的影响也越来越大，使得数据采集系统的ADC复位操作与采样时钟之间的随机现象越专利技术显， 且使得采样数据的拼合顺序变得不确定，这严重影响了后端的数据处理功能，制约着高速数据采集系统的指标提升和性能实现。为此，高速数据采集系统在数据传输与预处理时需作相应的必要操作，以确定采集数据间的顺序关系。与数据传输及顺序关系相关的信号包括复位信号reset、采样时钟sclk、数据同步时钟dclk、采样数据sdata及降速后的采样数据dS_data等，其中数据同步时钟dclk与采样时钟sclk相位之间的同步操作是由复位信号reset上升沿来触发ADC经过固定延迟时间完成的。各ADC的复位信号reset由复位信号产生器随机发出的，其工作时钟频率相对于采样时钟频率一般要低得多，但它们是不同源的，相位不具有相关性，即复位信号的上升沿的时刻与采样时钟上升沿的时刻之间具有随机性。因此，各ADC之间的数据同步时钟相位关系也具有随机性，同时数据传输至FPGA的接收端经IDDR解串降速后，它们在某同一个时钟边沿时刻的组合关系也就具有随机性。由于复位信号reset与采样时钟sclk的产生机制不同，于是复位信号reset的边沿时刻在整个采样时钟链上是随机出现的，在某一采样时钟周期sclk内的分布可看成是均勻分布的。在不考虑时钟边沿抖动的理想情况下，各ADC接收到的复位信号reset后执行操作的时刻产生了不同的情况，以两个相差180°的ADC为例，产生了、和t2两个不同的时间区间，其数据传输的具体时序关系如图2所示。此时，忽略了从采样时钟至采样数据输出的固定延迟时间，和从采样时钟到采样数据的固定延迟时间。在图2中，sclkp SClli2分别表示两个ADC的采样时钟，它们之间的相位相差 180°，设采样周期为Ts;Sdatai、Sdate2分别为ADC内部的与采样时钟对应的采样数据，ds_ datai、ds_data2分别为ADC经降速后输出的采样数据，reset是它们共同的复位信号。在时间区间、内，各ADC的数据传输相关信号包括数据同步时钟dclkp dclk2和采样数据 Cls-Clata1、ds_date2，此时(Iclk1的时钟沿比dclk2的时钟沿提前Ts/2。而在时间区间t2内， ADC1的数据传输相关信号变换为dClkn和ds_datail ；此时Glclk1的时钟沿比dclli2的时钟沿滞后Ts/2。于是在这两个时间区间里，当都采用同一种同步方法时，同一时钟沿上的数据顺序关系便产生了两种不同的顺序组合。一般的做法是用dclli2来同步ClClk1上的数据Cltdate1与ds_datail。这时，当复位信号在t2时间区间时，在dclli2时钟沿上的采样数据Clidate1和ds_date2的顺序为_2、_1、 0、1，设为种类W2 ；而当复位信号在、时间区间时，在dcllc2时钟沿上的采样数据Clidate1 和ds_date2的顺序却为_2、0、1、3，设为种类巧，这时需对(![(！站知进行前移一个时钟周期才能与ds_date2同步，这与前一种情况的区别较大。于是对采样数据进行信号重构恢复时， 就必须对这两种情况分别进行不同的排列组合处理。而现有技术靠延迟调整的系统中无法实时识别采样数据之间顺序关系。
技术实现思路
本专利技术的目的在于克服现有技术无法实时识别采样数据之间顺序关系的不足，提供一种具有数据同步识别功能的多ADC高速数据采集系统。为实现上述专利技术目的，本专利技术具有数据同步识别功能的多ADC高速数据采集系统，包括信号调理通道、η个进行时间交替采样的ADC、采样时钟产生模块和数据处理器；输入的模拟信号经信号调理通道调理后，同时送至η个ADCn，同时各ADC接收到相应的满足时间交替采样的要求相位即依次相差360° /n的采样时钟，即ADCi+1比ADCi的采样时钟相位延迟360° /n, i = 1,2, ...，n，进行采样，输出采样数据及其同步时钟到数据处理器，各个ADC输出的同步时钟周期相同；其特征在于，在数据处理器中，还包括有一测试脉冲形成模块，η个ADC1I的数据同步时钟输入到测试脉冲形成模块，依次以ADCw输出的同步时钟dclki+1的上升沿作为起始，以ADCi输出的同步时钟dclki+1的上升沿作为结束，产生n-1个测试脉冲；一高精度时间间隔测量单元，用于对产生的n-1个测试脉冲进行测试，得到各个测试脉冲的宽度；一数据反馈控制模块，产生数据顺序识别的控制信号对于一个测试脉冲，如果测试脉冲宽度为O Ts，则属于类型PUlse1,如果测试脉冲宽度为(Tdelk-Ts) Td。lk，则属于类型Pulse2,其中，Ts为采样时钟周期，Td。lk*同步时钟的周期；对n-1个测试脉冲宽度进行判断，依次得到的脉冲类型构成数据顺序识别的控制信号；一数据顺序识别模块，根据数据顺序识别的控制信号控制数据顺序1.对ADCp ADC2本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：黄武煌，叶芃，田书林，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：
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