本发明专利技术公开了一种通用序列总线(USB)数据处理装置，该装置包括：一连接器、一第一控制器以及一南桥芯片，其中南桥芯片具有一第二控制器。连接器可用以接收一USB3.0协议下及一USB2.0协议数据。一第一控制器是耦接该连接器，其中该第一控制器具有处理一USB3.0协议数据的功能。南桥芯片耦接第一控制器，而南桥芯片的第二控制器耦接连接器，第二控制器具有处理一USB2.0协议数据的功能。
【技术实现步骤摘要】
本专利技术涉及一种数据处理装置，且特别是涉及一种通用序列总线数据的处理装置。
技术介绍
通用序列总线(Universal Serial Bus, USB)提供一种用来连接外围装置至计算机装置的串行总线标准，已渐渐取代个人计算机上的其它串行或并列连接埠。目前，具有USB接口的外围装置因具有即插即用的功能，因此于推出后，受到消费者的热烈欢迎。USB2. 0协议可以提供高达480M位/每秒的传输速率。但随着多媒体技术的发达，若欲以USB2. 0协议下载25GB的多媒体档案，则需耗费长达十数分钟之久，恐怕无法满足消费者的需求。因此，遂有USB3. 0协议的推出，USB3. 0协议可以提供高达4. 8G位/ 每秒的传输速率，因此，若欲下载该25GB的多媒体档案，则仅需原来1/10时间。但，毕竟USB2. 0协议仍是目前的主流，绝大部分USB接口的外围装置仍只支持 USB2. 0协议，因此，为了能通用于将来USB3. 0协议以及目前USB2. 0协议，目前的USB控制器均设计成同时支持USB2. 0及USB3. 0协议，造成成本居高不下。因此，如何建立一仅需使用单一支持USB3. 0协议的USB控制器，却能同时读取 USB2. 0及USB3. 0协议数据的架构及成为工程师追求的目标。此外，同时支持USB2. 0协议与USB3. 0协议的连接器均设计为具有9根针脚 (pin)，其中USB2. 0协议的接口是通过4根针脚传输数据，而USB3. 0协议的接口是通过另外5根针脚传输数据。所以在此架构下，USB2. 0协议的数据与USB3. 0协议的数据其实是相互独立传输至USB控制器，亦即USB2. 0与USB3. 0是各自独立的架构系统，彼此并不会产生影响。
技术实现思路
本专利技术的一目的即是在提供一种通用序列总线(USB)数据的处理装置，借由南桥芯片提供的USB2. 0控制器来处理USB2. 0数据，移除对一可同时处理USB2. 0及USB3. 0协议数据芯片的需求。本专利技术的一态样在提供一种通用序列总线数据处理装置，包括一连接器，用以接收一 USB3. 0协议数据及一 USB2. 0协议数据；一第一控制器，耦接该连接器，其中该第一控制器具有处理该USB3. 0协议数据的功能；以及一南桥芯片，具有一第二控制器，该第二控制器具有处理该USB2. 0协议数据的功能，该南桥芯片耦接该第一控制器，而该南桥芯片的该第二控制器耦接该连接器；其中当该连接器接收该USB 3.0协议数据时，该USB 3.0协议数据被传送至该第一控制器进行处理，以及当该连接器接收该USB 2. 0协议数据时，该USB 2. 0协议数据被传送至该第二控制器进行处理。在一实施例中，连接器包括一第一接头，耦接该第一控制器，并用以接收该 USB3. 0协议数据；以及一第二接头，耦接该第二控制器，并用以接收该USB2. 0协议数据。 在一实施例中，该连接器包括一接头，而该接头同时耦接至该第一控制器和该第二控制器，并用以接收该USB3. 0协议数据及该USB2. 0协议数据。一驱动模块用以辨识该接头所接收的数据为该USB3. 0协议数据或是为该USB2. 0协议数据。其中当该驱动模块辨识该接头所接收的数据为该USB3. 0协议数据时，该第一控制器处理该接头所接收的数据， 而该驱动模块辨识该接头所接收的数据为该USB2. 0协议数据时，该第二控制器处理该接头所接收的数据。 在一实施例中，其中该南桥芯片通过一 PCI接口与该第一控制器耦接。在一实施例中，该第一控制器仅具有处理该USB3.0协议数据的功能。该第二控制器仅具有处理该USB2. 0协议数据的功能。在一实施例中，其中该连接器包括一接头，而该接头同时耦接至该第一控制器和该第二控制器，并用以接收该USB3. 0协议数据及该USB2. 0协议数据。一驱动模块用以辨识该接头所接收的数据为该USB3. 0协议数据或是为该USB2. 0协议数据。综合上述所言，本专利技术借由整合在南桥芯片104内的USB2.0控制器处理USB2.0 协议数据传输，因此对USB3. 0协议数据仅需由一颗单独支持USB3. 0协议的控制器进行处理，可大幅降低控制器成本。附图说明为了让本专利技术的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的说明如下图1所示为一个人计算机的基本架构；图2所示为根据本专利技术一实施例的通用序列总线的连接结构概略图；图3A所示为根据本专利技术一实施例一连接器至少包括两个不同接头分别耦接 USB2. 0协议与USB3. 0协议控制器的概略图示；图:3B所示为根据本专利技术一实施例一连接器包括一同时耦接USB2. 0协议与USB3. 0 协议控制器接头的概略图示；图3C绘示了从图3A中AA线视入的连接器概略侧视图；图3D绘示了从图:3B中AA’线视入的连接器概略侧视图。主要附图标记说明100:中央处理器102 芯片组103 北桥芯片104 南桥芯片201 南桥芯片202 :USB3. 0 控制器203 连接器203A、20;3B、203C 接头205 :USB2. 0 控制器具体实施方式一般而言，个人计算机的基本架构，如图1所示，可分为中央处理器100及芯片组 102，其中芯片组102则分为北桥芯片(North Bridge) 103和南桥芯片(South Bridge) 104。 北桥芯片103连接高速外围，传输速度以每秒数GB(Gigabyte)来计算的；而南桥芯片104 连接慢速外围，传输速度以每秒数MB (Megabyte)来计算，并通过北桥芯片103与中央处理器100联系。北桥芯片103专门管理中央处理器、显示功能与内存(RAM)的之间的沟通与管理；南桥芯片104则负责接口设备的连结，包括PCI接口，硬盘与DVD/⑶光驱所需的IDE控制器，USB控制器和音效、网络功能等。依此，本专利技术借由整合在南桥芯片104内的USB2. 0 控制器205处理USB2. 0协议数据传输，而由单一支持USB3. 0协议的控制器处理USB3. 0协议数据传输，在此架构下，不再需要同时支持USB2. 0与USB3. 0协议的控制器，因此可大幅降低成本。图2所示为根据本专利技术一实施例的通用序列总线的连接结构概略图。此连接结构包括一南桥芯片201、一支持USB3. 0协议的控制器202以及一连接器203，其中南桥芯片 201具有一整合在其中的USB2. 0控制器205。连接器203则至少包括一支持USB2. 0协议的接口以及一支持USB3. 0协议的接口，其中支持USB2. 0协议的接口与整合在南桥芯片201 中的USB2. 0控制器205耦接，而支持USB3. 0协议的接口则与USB3. 0控制器202耦接。此夕卜，南桥芯片201，例如通过PCI接口，与USB3. 0控制器202耦接，来接收USB3. 0控制器 202传送的数据以进行后续处理。另一方面，如图3A所示，连接器203的USB2. 0协议接口以及USB3. 0协议接口可为两个实体分离的接口，图3C则绘示了从图3A中的AA线视入的连接器概略侧视图。连接器 203至少包括两个不同接头203A和20;3B，其中接头203A耦接USB3. 0控制器202，用以接收 USB3. 0协议数据本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：林灿云，黄柏璋，
申请(专利权)人：英业达股份有限公司，
类型：发明
国别省市：
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