本发明专利技术属于集成电路领域，涉及一种用于集成电路设计的分布式并行最小代价流方法及装置。本发明专利技术的方法为每个处理器维持一个任务队列进行分布式的调度，能够有效减小任务队列访问冲突，在更多处理器核的情况下，能够得到更好的加速比。应用本发明专利技术方法的装置包括输入单元、输出单元、程序存储单元、外部总线、内存、存储管理单元、输入输出桥接单元、系统总线和多核处理器。本发明专利技术的分布式并行最小代价流方法相比中央队列调度的并行最小代价流方法可以获得更高的加速比。本发明专利技术可应用于求解一大类集成电路设计自动化问题的多核并行实现。
【技术实现步骤摘要】
本专利技术属于集成电路领域，涉及一种用于集成电路设计的分布式并行最小代价流方法及装置。
技术介绍
随着CMOS集成电路工艺的缩小，现在超大规模集成电路(VLSI)设计自动化软件为了处理包含数十亿晶体管的设计，占用越来越多的计算资源。与此同时，由于功耗和散热的限制，处理器的频率上升趋于停滞，取而代之的是多核处理器。在目前的商用市场上，多核处理器已经成为一种主流产品(1)- )。在集成电路设计自动化领域，怎样借助多核计算机系统来提升集成电路设计性能和效率也成为了目前国际研究的热点(3)-(6)。集成电路设计自动化中的很多实际问题都可转化为最小代价流的问题，这些问题包括低功耗设计中的电压分配问题(8)、逻辑电路的尺寸调整问题(11)、时钟偏斜优化问题(9)、版图规划的面积最小化问题(7)以及布局中的线网长度最小化问题(12)等。最小代价流是集成电路设计自动化中的基本问题。对最小代价流问题求解的并行化，可以实现对一大类集成电路设计自动化问题地并行化。在文献(13)中，提出了一种基于多核的最小代价流方法，但其并行调度使用了中央队列存储有效任务，在处理器核比较多的情况下会出现中央队列访问冲突加剧，影响并行处理性能。因此，该方法不能有效地随着处理器核的数目进行加速，该方法的实用性会随着未来的多核数目增加而减小。与本专利技术相关的现有技术有如下参考文献(1)J. F. et al. Design of the Power6 microprocessor. In ISSCCj 2007.(2)U. G. et al. An 8-core 64-thread 64b power-efficient SPARC SoC. In ISSCCj 2007.(3)B. Catanzaroj K. Keutzerj and B. Y. Su. Parallelizing CAD: A timely research agenda for EDA. In DACj 2008.(4)W. Dong, P. Li，and X. Ye. Wavepipe: Parallel transient simulation of analog and digital circuits on multi-core shared-memory machines. In DACj 2008.(5)T. Mattson and M. Wrinn. Parallel programming: Can we please get it right this time In DACj 2008.(6)X. -J. Yej W. Dong, P. Li，and S. Nassif. MAPS: multi-algorithm parallel circuit simulation. In ICCADj 2008.(7)C. Linj H. Zhou, and C. Chu. A revisit to floorplan optimization by lagrangian relaxation. In ICCADj 2006.(8)Q. Ma and E. F. Y. Young. Network flow-based power optimization under timing constraints in MSV-driven floorplanning. In ICCADj 2008.(9)C. Lin and H. Zhou. Clock skew scheduling with delay padding forprescribed skew domains. In ASPDAC, 2007.(10)X. -P. Tang, R. -Q. Ti an, and D. F. Wong. Minimizing wire length in floorplanning. IEEE Trans, on CAD, 25(9):1744 - 1753, 2006.(11)J. Wang, D. Das, and H. Zhou. Gate sizing by lagrangian relaxation revisited. In ICCAD, 2007.(12)J. Wang and H. Zhou. An efficient incremental algorithm for min-area retiming. In DAC, 2008.(13)Y. Lu, H. Zhou, L. Shang and X. Zeng. Multicore Parallel Min-Cost Flow for CAD Applications. In DAC, 2009.
技术实现思路
本专利技术的目的是克服现有技术的缺陷和不足，提供一种用于集成电路设计的分布式并行最小代价流方法及装置；具体而言，本专利技术提供的方法实现集成电路设计自动化中低功耗设计的电压分配、逻辑电路的尺寸调整、时钟偏斜优化、版图规划的面积最小化以及布局设计的线网长度最小化等一大类问题的并行化；不同于Y. Lu, H. Zhou, L. Shang and X. Zeng ^Λ IEEE/ACM Design Automation Conference 2009 ^R^i^JC "Multicore Parallel Min-Cost Flow for CAD Applications”提出的中央队列调度在处理器核比较多的情况下会出现中央队列访问冲突加剧，影响并行处理性能，本专利技术提供的方法使用分布式任务调度管理，能够有些解决中央调度的数据冲突问题以及随之带来的性能降低。本专利技术提供的方法是一种分布式并行最小代价流方法，如图2所示，该方法步骤如下步骤1 将集成电路设计自动化问题转化为最小代价流问题； 步骤2 初始化每个处理器核上的任务信息； 步骤3 对于每个处理器核利用并行最小代价流从处理网络图； 分步骤31 从该处理器的任务队列顶部中抓取一定的数量的过剩流节点；如果自身任务队列为空，尝试随机从其他处理器队列的底部获取一个任务进行处理； 分步骤32 对于每一个过剩流节点进行二次检测确定其需要处理； 分步骤33 对需要处理的过剩流节点进行推流或重标记操作；将新产生的过剩流节点放入自身任务队列的顶部；分步骤34 与其他处理器核进行同步；分步骤35 同步成功时，减小收缩因子；否则返回分步骤1 ；步骤4 后处理最小代价流的结果得到集成电路设计自动化问题的解。本专利技术中所述的步骤采用C、C++或FORTRAN等编程语言编译得到多核并行最小代价流求解程序。本专利技术提供的一种采用上述分布式并行最小代价流方法工作的装置(212)包括输入单元(202)、输出单元(203)、程序存储单元(205)、内存(206)、存储管理单元(207)、输入输出桥接单元(208)、多核处理器(209)、外部总线(210)和系统总线(211)。所述的输入单元(202)、输出单元(203)和程序存储单元(205)直接连接到所述的外部总线(210);外部总线(210)通过输入输出桥接单元(208)与所述的系统总线(211)相连；所述的内存(206)通过存储本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：曾璇，周海，杨帆，陆瀛海，
申请(专利权)人：复旦大学，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。