本发明专利技术涉及一种基于FPGA的图像拼接处理器，其特征在于，包括一组DVI数字解码电路、一组FPGA数字视频处理电路及一组输出接口电路，其中外部数字信号与DVI数字解码电路相连，对最小变换差分信号形式的数字视频信号进行解码处理，得到的视频像素信息流直接送入FPGA数字视频处理电路，经过图像处理算法后，再对信号进行编码处理，得到最小差分信号的数字视频信号，经过输出接口电路输出到拼接墙显示器。本发明专利技术还提供了一种基于上述系统的图像拼接方法。本发明专利技术的优点是既不受PCI总线带宽的限制又不受采集和处理能力方面的限制。
【技术实现步骤摘要】
本专利技术涉及一种基于FPGA的图像拼接处理器及图像拼接方法。
技术介绍
目前大屏幕拼接显示系统对视频信号显示控制的实现方法主要有两种一是采用 PCI插入式拼接，它利用一块多屏拼接卡将完整的视频图像分割成MXN个子视频信号，多个子视频信号通过复用PCI总线，由主机处理器实现放大处理。因此拼接屏幕的数目受到 PCI总线带宽的限制。二是采用嵌入式拼接方式，各个拼接单元拥有独立的视频处理模块， 输入视频送到各个单元，并各自进行视频处理，分割出自己应该显示的部分，并将这一部分视频信号放大后，经硬件电路驱动来显示视频信号，实现大屏幕拼接显示的目的。但是这种嵌入式的拼接单元在显示模式多样化方面受到了限制，尤其是在网络信号方面自由度方面受到瓶颈，且对于目前的高清视频信号、数字流媒体信号处理方面也存在采集和处理能力方面的限制。目前，由于计算机显示技术的进步及数字视频接口标准的日益普及，对DVI数字视频信号进行提取和数字化处理的要求越来越高。特别是目前对流媒体视频信号方面的依赖越来越明显，尤其是在高清领域。传统的PCI总线模式已经显然无法满足需求，其首先受到带宽瓶颈且发展的空间很小。嵌入式模式虽然有一定的进展，但是在拼接处理、信号源管理以及网络尤其是流媒体方面的处理能力还比较欠缺。与此同时，可编程逻辑器件FPGA不断地更新换代，其内部逻辑资源和速度等级不断提高，能够满足快速的硬件实现和并行处理，以解决视频处理速度限制及不同标准融合的问题。从而为实时的、并行的处理视频带来了新的解决途径。
技术实现思路
本专利技术的目的是提供一种基于FPGA的图像拼接处理器，使其即不受PCI总线带宽的限制又不受采集和处理能力方面的限制。同时，本专利技术的还有一个目的是提供一种基于上述处理器的图像拼接方法。为了达到上述目的，本专利技术的一个技术方案是提供了一种基于FPGA的图像拼接处理器，其特征在于，包括一组DVI数字解码电路、一组FPGA数字视频处理电路及一组输出接口电路，其中外部数字信号与DVI数字解码电路相连，对最小变换差分信号形式的数字视频信号进行解码处理，得到的视频像素信息流直接送入FPGA数字视频处理电路，经过图像处理算法后，再对信号进行编码处理，得到最小差分信号的数字视频信号，经过输出接口电路输出到拼接墙显示器。本专利技术的另一个技术方案是提供了一种图像拼接方法，其特征在于，步骤为步骤1、由视频分割模块对通过DVI数字解码电路及视频输入模块得到的视频像素信息流进行分割处理，得到至少两路具有完整视频格式的子视频像素流，并且输出的至少两路子视频像素流具有相同的扫描规律；步骤2、基于FPGA数字视频处理电路实现滑动窗口 n*n领域模板，其中，η彡2，其值与步骤1中所述的子视频像素流的路数相同；步骤3、由FPGA数字视频处理基于滑动窗口 η*η领域模板对各路子视频像素流实现差值放大后输出，通过DVI数字编码电路编码及DVI接口输出到拼接墙显示器上，拼接成一副完整的图像。本专利技术的优点是突破拼接规模限制，使拼接数量理论上达到无限；实现实时数字视频的分割、视频图像的插值放大，提供一种视频流媒体的采集和处理方法。同时对DVI 数字信号进行提取，算法处理的视频数据和信号源保持一致，避免信号D/A转换中的信号损失；在FPGA内部设计利用并行处理技术，能有效提高处理与响应速度，并把屏幕拼接应用系统硬件的对外接口统一到DVI数字视频显示接口 ；同时满足流媒体视频信号尤其是高清领域不断扩展的应用需求。附图说明图1是基于FPGA的图像拼接处理器原理框图图2是FPGA内部逻辑结构图3是SRAM读、写分时切换逻辑图4是参考视频流的控制逻辑图5是分割算法的层次执行过程；图6是滑动窗口 4X4模板的实现；图7是像素流插值放大的处理流程图8是双立方插值计算方法图9是缓冲存储器的“乒乓”操作实现图。具体实施例方式以下结合实施例来具体说明本专利技术。实施例如图1及图2所示，本专利技术提供了一种一种基于FPGA的图像拼接处理器，其特征在于，包括一组DVI数字解码电路、一组FPGA数字视频处理电路及一组输出接口电路，其中外部数字信号与DVI数字解码电路相连，对最小变换差分信号形式的数字视频信号进行解码处理，得到的视频像素信息流直接送入FPGA数字视频处理电路，经过图像处理算法后， 再对信号进行编码处理，得到最小差分信号的数字视频信号，经过输出接口电路输出到拼接墙显不器。所述输出接口电路包括一组DVI数字编码电路及一组DVI接口，所述FPGA数字视频处理电路输出的数字视频信号经过DVI数字编码电路编码后通过DVI接口输出到所述拼接墙显不器。所述FPGA数字视频处理电路包括视频输入模块、视频分割模块、视频插值模块和视频输出模块，视频输入模块接收从所述DVI数字解码电路送出的视频像素信息流转换成预处理的视频像素流格式，视频分割模块将得到的视频像素信息流分割裁剪，得到多路完整的子视频像素流，并控制各路子视频显示的相互时序关系，视频插值模块对各路子视频4像素流进行MXN倍的插值放大处理，视频输出模块则将放大后的各路子视频像素流发送至所述输出接口电路。本实施例给出一个2X2拼接实例，拼接显示单元选用IXD显示器，但不限于IXD， 对于等离子、DLP投影单元同样适用。本专利技术的方法是通过以下技术方案实现的首先实现视频分割，对输入视频像素流进行分割处理，得到四路具有完整视频格式的子视频，并且输出的四路子视频具有相同的扫描规律，即行同步与场同步。四路子视频中，当有一路视频年进行场变换或者行变换时，其他三路视频也要同时完成对各自视频的场变换或者行变换；当显示屏在对屏上的第一行象素点进行扫描时，其余各显示屏也都在对各自屏上的第一行像素点进行扫描。子视频的扫描规律一致而子屏幕显示的视频图像内容是所分割的不同部分。在上述步骤中所述的视频分割法实现片外SRAM分时切换，通过在外部的SRAM中对输入视频像素数据帧进行缓存。为进行不同顺序的读、写操作，本专利技术采用了两组SRAM 进行读、写分时切换操作，保证对数据进行连续的读写处理而不发生时间中断。图3为SRAM读、写分时切换逻辑图。视频分割法的SRAM读、写分时切换逻辑采用了 A、B两组像素数据存储区，用以记录单帧视频像素数据。FPGA的分时切换逻辑是依据输入视频流的场同不控制信号Vsync发生高电平到低电平的转换，以此作为新数据帧到来的标识。场同步控制寄存器LasrVSync为高电平“1”且当前象素点的场同步信号Vsync为低电平“0”，则表示新的象素开始。帧存储器选择寄存器ReadBank则取反，从而提示数据写入和读出控制逻辑进行读/写帧缓存切换；相反，如果场同步控制寄存器LastVSync与当前象素点的Vsync值同时为有效“1”，则表示没有新的象素帧到来，帧存储器选择寄存器不发生变化。如此，输入数据流分配到两组帧缓冲存储器，实现对输入视频像素流的无缝缓冲与处理。子视频实现同步控制，其获取方法是在算法中加入一个参考视频象素流，用于提供子视频行、场同步控制信息。参考视频流不包含象素点的R、G、B数据信息，但满足输出子视频流所需的行、场同步控制信号的时序特征，在形成的单帧视频图像中其水平方向和垂直方向象素点个数为输入视频象素点个数的一半，视频的刷新频率与输入视频保持一本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：刘红，
申请(专利权)人：上海济丽信息技术有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。