容限及故障安全设计的健全的ESD保护电路、方法、及设计结构技术

公开一种容限及故障安全设计的健全的ESD保护电路、方法与设计结构。电路(200)包括中间结控制电路(250)，其在ESD事件期间截断堆叠NFET静电放电(ESD)保护电路(焊盘215、接地220、顶部NFET?225、底部NFET?230、顶部电阻235、与底部电阻240)的顶部NFET(225)。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种集成电路的静电放电保护(ESD)，更具体地涉及一种容限与故障安全设计的健全的ESD保护电路、方法与设计结构。
技术介绍
静电放电(ESD)事件可导致极高的电流，流过芯片内的半导体装置，造成装置结、 栅极氧化物与永久性损坏的其它相似结构。在包括各种制作过程、测试与封装步骤的芯片制造期间，传统的方法与结构可用来提供ESD保护。然而，在高电压应用(例如，在用户环境与场的使用)下的ESD保护仍是颇受关注的议题。随着缩放技术(technology scaling)而导致的装置尺寸的减小，针对CMOS集成电路实现防止静电放电(ESD)的足够保护变得愈来愈具有挑战性。缩放技术导致在CMOS 电路中非常低的击穿电压(breakdown voltage) 0例如，在90nm节点，对于短持续期间的瞬时应力，这些崩溃电压降低至10V以下；上述现象典型地发生于充电装置模型(CDM)放电中。同时，IC技术的进展使得电路密度增加，如此导致用作芯片外连接(即用作芯片输入/ 输出(1/0)与用作向芯片提供电源与接地)的焊盘(pad)的数量相应增加。此外，虽然栅极氧化物变得愈薄且愈难以保护，但是与本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：J·B·坎皮，S·T·常，K·V·查蒂，R·J·戈希尔，J·李，M·穆哈玛德，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：