本发明专利技术提供一种测试时钟装置及测试方法。其中，装置包括：上频偏时钟电路，用于产生频率值为待测芯片所限定的时钟频率的上限值的上限时钟信号；下频偏时钟电路，用于产生频率值为待测芯片所限定的时钟频率的下限值的下限时钟信号；电压调整电路，与上频偏时钟电路和下频偏时钟电路连接，用于分别调整上限时钟信号和下限时钟信号的电压幅度；选通切换电路，与上频偏时钟电路和下频偏时钟电路连接，用于将上限时钟信号和下限时钟信号其中之一提供给待测芯片，以对待测芯片进行测试。采用本发明专利技术技术方案，可以提供各种极限时钟信号，使得可以在极限时钟条件下对待测芯片进行测试，以更加全面的对待测芯片进行测试。
【技术实现步骤摘要】
本专利技术涉及时钟测试技术，尤其涉及一种。
技术介绍
时钟对于各种通信芯片来说是必不可少的部分，例如各种通信接口的同步数据的传输都离不开时钟。通常，通信芯片的时钟来源于通信芯片外围输入的源时钟，并通过芯片内部的时钟电路进行分频或倍频后产生的。通信芯片对时钟的电压幅度和频率范围有一定要求，当时钟的电压幅度和频率均在所要求的范围内时，通信芯片可以正常工作。对于各种通信芯片来说，通过芯片测试流程确认通信芯片的质量是通信产品制造过程中一道必须的程序，而时钟在芯片测试过程中也是必不可少的。现有芯片测试方法通常是在保证时钟的电压幅度和频率在芯片所要求的范围内的条件下，来对通信芯片进行性能和功能测试。但是，通信芯片的性能和功能不仅体现在其时钟处于正常工作范围内时的表现， 通信芯片在各种时钟极限条件下的表现也能反映该通信芯片的性能和功能。因此，还需要在时钟极限条件下对通信芯片的性能和功能进行测试，而如何产生时钟极限条件成为对芯片测试过程中急需解决的问题。
技术实现思路
本专利技术提供一种，用以提供时钟极限测试条件，以更加全面地对芯片的性能和功能进行测试。本专利技术提供一种测试时钟装置，包括上频偏时钟电路，用于产生频率值为待测芯片所限定的时钟频率的上限值的上限时钟信号；下频偏时钟电路，用于产生频率值为所述待测芯片所限定的时钟频率的下限值的下限时钟信号；电压调整电路，与所述上频偏时钟电路和所述下频偏时钟电路连接，用于分别调整所述上限时钟信号和所述下限时钟信号的电压幅度；选通切换电路，与所述上频偏时钟电路和所述下频偏时钟电路连接，用于将所述上限时钟信号和所述下限时钟信号其中之一提供给所述待测芯片，以对所述待测芯片进行测试。本专利技术提供一种应用本专利技术提供的测试时钟装置的测试方法，包括选通切换电路控制选通上频偏时钟电路或下频偏时钟电路，以向待测芯片提供上限时钟信号或下限时钟信号，电压调整电路调整被所述选通切换电路选通的时钟电路，以调整所述上限时钟信号或所述下限时钟信号的电压幅度；在所述上限时钟信号或所述下限时钟信号被调整到的电压幅度下对所述待测芯片进行测试，并获取测试结果。本专利技术提供的，通过上频偏时钟电路和下频偏时钟电路产生频率分别为待测芯片限定的时钟频率上下限值的上限时钟信号和下限时钟信号，并通过选通切换电路选通上频偏时钟电路和下频偏时钟电路之一，将上限时钟信号和下限时钟信号其中之一提供给待测芯片，进而通过电压调整电路对选通的时钟电路输出的时钟信号的电压幅度进行调节，从而提供各种极限时钟信号，使得可以在时钟极限条件下对待测芯片进行测试，从而更加全面的对待测芯片进行测试。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术一实施例提供的测试时钟装置的结构示意图；图2为本专利技术另一实施例提供的测试时钟装置的结构示意图；图3A为本专利技术一实施例提供的上频偏时钟电路11的实现结构示意图；图;3B为本专利技术一实施例提供的下频偏时钟电路12的实现结构示意图；图3C为本专利技术一实施例提供的标准时钟电路15的实现结构示意图；图3D为本专利技术一实施例提供的选通切换电路14的实现结构示意图；图3E为本专利技术又一实施例提供的测试时钟装置的结构示意图；图4为本专利技术一实施例提供的测试方法的流程图；图5为本专利技术又一实施例提供的测试方法的流程图。具体实施例方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。图1为本专利技术一实施例提供的测试时钟装置的结构示意图。如图1所示，本实施例的装置包括上频偏时钟电路11、下频偏时钟电路12、电压调整电路13和选通切换电路 14。上频偏时钟电路11，用于产生频率值为待测芯片10所限定的时钟频率的上限值的上限时钟信号。下频偏时钟电路12，用于产生频率值为待测芯片10所限定的时钟频率的下限值的下限时钟信号。电压调整电路13，与上频偏时钟电路11和下频偏时钟电路12连接，用于分别调整上限时钟信号和下限时钟信号的电压幅度。选通切换电路14，与上频偏时钟电路11和下频偏时钟电路12连接，用于将上限时钟信号和下限时钟信号其中之一提供给待测芯片10，以对待测芯片10进行测试。通常，每款待测芯片10对其时钟信号都会有一定的要求，最为常见的是对时钟信号的电压幅度和时钟频偏有一定的要求。在数字电路中存在两种逻辑0和1，表示0的电平称为低电平，表示1的电平称为高电平，数字电路中的高电平和低电平被称为逻辑电平。时钟的电压幅度是指时钟信号在数字电路中的逻辑电平。例如一款通信芯片对其时钟信号的电压幅度的要求为低电平范围为-0.3伏(V)到0. 8V，高电平范围为2. OV到3. 6V，这就限定出了低电平幅度的下限值(例如-0. 3V)和其上限值(例如0. 8V)，以及高电平幅度的下限值(例如2. 0V)和其上限值(例如3. 6V)。时钟信号是按照一定的电压幅度，以一定时间间隔连续发出的脉冲信号。脉冲信号之间的时间间隔称为周期，而将在单位时间(例如1秒)内所产生的脉冲信号个数称为频率。频率的标准计量单位是赫兹(Hz)。由于时钟信号也是脉冲信号，所以时钟信号也存在频率这一特性参数，而时钟频偏是指在时钟电路的实际实现中因为电路器件参数差异、环境差异而使时钟电路标称频率向两侧的漂移，时钟频偏可能是正偏移，也可能是负偏移。其中，时钟频偏=(时钟实际频率-时钟标称频率)/时钟标称频率*106(十万分之几)(part per million ；简称为ppm)。例如一款通信芯片对其时钟信号的频偏要求为 25MHz+/-20ppm，这也就限定出了该款通信芯片时钟频率的上限值为25MHz+20ppm，时钟频率的下限值为25MHz-20ppm。本实施例的测试时钟装置主要用于对待测芯片10 (主要是指通信芯片)进行性能测试，更为具体的是提供对待测芯片10进行测试时的时钟极限条件。具体的，当待测芯片 10确定后，根据待测芯片10对其时钟信号的要求(通常会在芯片手册中给出)就可以获取待测芯片10限定出的时钟频率的上限值、时钟频率的下限值、电压幅度上限值以及电压幅度下限值等。而本实施例的上频偏时钟电路11提供频率与时钟频率的上限值相同的时钟信号(即上限时钟信号)，再通过电压调整电路13对上限时钟信号的电压幅度进行调节，可以使上限时钟信号的电压幅度达到电压幅度上限值或下限值。其中，当上限时钟信号的电压幅度达到电压幅度上限值时，输入待测芯片10的时钟信号将是电压幅度和时钟频率均为最大极限值的时钟信号。当上限时钟信号的电压幅度达到电压幅度下限值时，输入待测芯片10的时钟信号将是电压幅度为最小极限值、时钟频率为最大极限值的时钟信号。进一步，本实施例的下频偏时钟电路12提供频率与时钟频率的下限值相同的时钟信号(即下限时钟信号)，再本文档来自技高网...
【技术保护点】
１．一种测试时钟装置，其特征在于，包括：上频偏时钟电路，用于产生频率值为待测芯片所限定的时钟频率的上限值的上限时钟信号；下频偏时钟电路，用于产生频率值为所述待测芯片所限定的时钟频率的下限值的下限时钟信号；电压调整电路，与所述上频偏时钟电路和所述下频偏时钟电路连接，用于分别调整所述上限时钟信号和所述下限时钟信号的电压幅度；选通切换电路，与所述上频偏时钟电路和所述下频偏时钟电路连接，用于将所述上限时钟信号和所述下限时钟信号其中之一提供给所述待测芯片，以对所述待测芯片进行测试。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘贤兵，
申请(专利权)人：北京星网锐捷网络技术有限公司，
类型：发明
国别省市：11
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