一种视频解码中的整数反变换装置制造方法及图纸

本发明专利技术实施例提供一种视频解码中的整数反变换装置，实现在兼容不同视频格式的ICT反变换时，减少硬件单元的数量。一种视频解码中的整数反变换装置，包括：存储单元，整数反变换单元和控制器。本发明专利技术实施例提供的整数反变换装置能够兼容不同视频格式的整数反变换，并且对每种视频格式的数据进行整数反变换时，根据相同的公式实现行与列的反变换，从而利用同样的运算电路实现分别进行行反变化和列反变换时，因此减少了整数反变换装置所需的运算单元数量，并且不同视频格式的整数反变化共享控制器、存储单元以及运算单元，进一步减少了硬件单元的数量。

【技术实现步骤摘要】

本专利技术涉及视频解码领域，特别涉及一种视频解码中的整数反变换技术。
技术介绍
绝大多数图像都有一个共同的特征平坦区域和内容缓慢变化的区域占据一幅图像的大部分，而内容突变区域和细节区域则占很小的部分，也就是说，图像中直流和低频区占大部分，高频区占小部分，这样，如果将空间域的图像变换到频域，就会产生相关性很小的一些变换系数，并可以对其进行压缩编码，图像从空间域变换到频域称为变换编码，而将其逆过程称为反变换编码。常用的变换方法包括离散余弦变换(Discrete Cosine Transformation, DCT), Mpeg2, H. 263等视频格式都是采用这种离散余弦变换方法，这种方法具有很好的能量压缩特性，但是由于DCT变换方法需要浮点运算，造成计算复杂度较高，增加了硬件成本。这种情况下，出现了整数余弦变换(Integer CosineTransformation, ICT)方法，ICT变换矩阵的各个元素都是整数，因此可以通过移位运算和加法运算来替代乘法运算，这样就降低了硬件实现的复杂度。H. 264, VCU AVS和RMVB等视频编码视频格式采用了这种整数余弦变换方法，所不同的是各视频格式的变换矩阵有所区别。移位运算就是在二进制的基础上对数字进行平移，按照平移的方向和填充数字的规则分为三种左移，用<<表示；带符号右移，用>> 表示；无符号右移，用>>>表示。每个视频格式的ICT反变换核心公式的形式相同，如公式1所示X = CY C.....................公式 1其中Y为需要反变换的矩阵，X为反变换结果，C为转换系数矩阵，除VCl的8x4 转换与4x8转换外，C’为C矩阵的转秩矩阵，不同视频格式的ICT反变换核心公式中采用不同的C矩阵进行运算。由于ICT的核心在于矩阵变换，如何利用较少的硬件单元兼容多种视频格式的 ICT反变换，是设计ICT反变换装置时需要考虑的问题。
技术实现思路
本专利技术实施例提供一种视频解码中的整数反变换装置，实现在兼容不同视频格式的ICT反变换时，减少硬件单元的数量。一种视频解码中的整数反变换装置，包括存储单元，用于接收进行整数反变换运算的各行数据并输出；整数反变换单元，用于在视频格式选择控制信号和行/列选择信号的控制下，根据不同视频格式的行反变换公式Y’ = YC对所述存储单元输出的相应视频格式的行数据依次进行行变换运算后获得中间结果；将中间结果输出给所述存储单元保存；并根据列反变换公式X = C’ Y’对所述存储单元输出的中间结果依次进行列反变换运算后获得整数反变换运算结果，其中Y为由需要进行整数反变换的各行数据组成的矩阵，C为相应视频格式的转换系数矩阵，Y’中间结果的数据组成的矩阵，C’为C的转置矩阵，X为整数反变换后的各行数据组成的矩阵；控制器，用于控制所述存储单元接收和输出各行数据，并向所述整数反变换单元输出视频格式选择控制信号，以及行/列选择信号。本专利技术实施例提供的整数反变换装置能够兼容不同视频格式的整数反变换，并且对每种视频格式的数据进行整数反变换时，根据相同的公式实现行与列的反变换，从而利用同样的运算电路实现分别进行行反变化和列反变换时，因此减少了整数反变换装置所需的运算单元数量，并且不同视频格式的整数反变化共享控制器、存储单元以及运算单元，进一步减少了硬件单元的数量。附图说明图1为本专利技术实施例一提供的整数反变换装置的第一级电路结构示意图；图2为本专利技术实施例提供的整数反变换装置的第二级电路的第1部分电路结构示意图；图3为本专利技术实施例提供的整数反变换装置的第二级电路的第2部分电路结构示意图；图4为本专利技术实施例提供的整数反变换装置的第二级电路的第3部分电路结构示意图；图5为本专利技术实施例提供的整数反变换装置的第三级电路的电路结构示意图；图6为利用本专利技术实施例提供的整数反变换装置进行H. 264视频格式数据进行反变换运算时前12拍的时序图；图7为利用本专利技术实施例提供的整数反变换装置进行H. 264视频格式数据进行反变换运算时后8拍的时序图；图8为利用本专利技术实施例提供的整数反变换装置进行rmvb视频格式数据进行反变换运算时前12拍的时序图；图9为利用本专利技术实施例提供的整数反变换装置进行rmvb视频格式数据进行反变换运算时后8拍的时序图；图10为利用本专利技术实施例提供的整数反变换装置进行vcl视频格式数据进行4 输入反变换运算时前12拍的时序图；图11为利用本专利技术实施例提供的整数反变换装置进行vcl视频格式数据进行4 输入反变换运算时后8拍的时序图；图12为利用本专利技术实施例提供的整数反变换装置进行vcl视频格式数据进行8 输入反变换运算时前8拍的时序图；图13为利用本专利技术实施例提供的整数反变换装置进行vcl视频格式数据进行8 输入反变换运算时后8拍的时序图；图14为本专利技术实施例提供的整数反变换装置的结构框图。具体实施例方式下面首先详细说明本专利技术实施例的实现原理，ICT反变换的核心在于矩阵变换，分析公式1可知，C’ YC的计算可以分解为如下两个步骤第一步骤进行Y’ = YC的计算，保存中间结果Y’ ；第二步骤利用保存的Y’进行X = C’ Y’的计算；以4x4矩阵的反变换为例，如果设矩阵C为cOOc01c02c03clOcllcl2cl3c20c21c22c23c30c31c32c33设矩阵Y为yOOy01y02y03ylOyiiyl2yl3y20y2iy22y23y30y3iy32y33则YC相乘后得到的结果为Y’矩阵y'00 y'01y' 02 y'03y'10 y'11y' 12 y'13y'20 y'21y' 22 y'23y'30 y'31y' 32 y'33计算过程中，以第一行行变换的四个数据为例，输入Y矩阵的第一行四个数据，将得到Y’矩阵第一行的四个数据y， 00 = y00*c00+y01*cl0+y02*c20+y03*c30y， 01 = y00*c01+y01*cll+y02*c21+y03*c31y， 02 = y00*c02+y01*cl2+y02*c22+y03*c32y， 03 = y00*c03+y01*cl3+y02*c23+y03*c33同理，上述公式输入Y矩阵的第二行，得到Y’矩阵第二行的四个数据y， 10 = yl0*c00+yll*cl0+yl2*c20+yl3*c30y， 11 = yl0*c01+yll*cll+yl2*c21+yl3*c31y， 12 = yl0*c02+ylI*cl2+yl2*c22+yl3*c32y， 13 = yl0*c03+ylI*cl3+yl2*c23+yl3*c33同理，输入Y矩阵的第三行，将得到Y’矩阵第三行的四个数据；输入Y矩阵的第四行，将得到Y’矩阵第四行的四个数据。比较第一行的计算公式与第二行的计算公式，两者除了输入的数据由第一行数据换成第二行外，其余的系数是固定的。在得到完整的Y’矩阵后，进行第二个步骤X = C’ Y’的运算，首先输入Y’的第一列，将得到X矩阵第一列数据x00 = y' 00*c00+y， 10*cl0+y， 20*c20+y， 30*c30xlO = y' 00*c01+y， 10*cll+y， 20本文档来自技高网...

【技术保护点】
１．一种视频解码中的整数反变换装置，其特征在于，包括：存储单元，用于接收进行整数反变换运算的各行数据并输出；整数反变换单元，用于在视频格式选择控制信号和行／列选择信号的控制下，根据不同视频格式的行反变换公式Ｙ’＝ＹＣ对所述存储单元输出的相应视频格式的行数据依次进行行变换运算后获得中间结果；将中间结果输出给所述存储单元保存；并根据列反变换公式Ｘ＝Ｃ’Ｙ’对所述存储单元输出的中间结果依次进行列反变换运算后获得整数反变换运算结果，其中Ｙ为由需要进行整数反变换的各行数据组成的矩阵，Ｃ为相应视频格式的转换系数矩阵，Ｙ’中间结果的数据组成的矩阵，Ｃ’为Ｃ的转置矩阵，Ｘ为整数反变换后的各行数据组成的矩阵；控制器，用于控制所述存储单元接收和输出各行数据，并向所述整数反变换单元输出视频格式选择控制信号，以及行／列选择信号。

【技术特征摘要】
1.一种视频解码中的整数反变换装置，其特征在于，包括 存储单元，用于接收进行整数反变换运算的各行数据并输出；整数反变换单元，用于在视频格式选择控制信号和行/列选择信号的控制下，根据不同视频格式的行反变换公式Y’ = YC对所述存储单元输出的相应视频格式的行数据依次进行行变换运算后获得中间结果；将中间结果输出给所述存储单元保存；并根据列反变换公式χ = C’ Y’对所述存储单元输出的中间结果依次进行列反变换运算后获得整数反变换运算结果，其中Y为由需要进行整数反变换的各行数据组成的矩阵，C为相应视频格式的转换系数矩阵，Y’中间结果的数据组成的矩阵，C’为C的转置矩阵，X为整数反变换后的各行数据组成的矩阵；控制器，用于控制所述存储单元接收和输出各行数据，并向所述整数反变换单元输出视频格式选择控制信号，以及行/列选择信号。2.如权利要求1所述的视频解码反变换装置，其特征在于所述存储单元包括串行数据输入端和屯、Cl1, d2和d3四个数据输出端，用于通过串行数据输入端串行接收对H. 264视频格式的编码数据进行整数反变换运算时的行数据，并通过所述Cltl至d3并行输出；或者接收通过串行数据输入端串行接收对rmvb视频格式编码数据进行整数反变换运算时所需的行数据，并通过所述Cltl至d3并行输出；所述控制器包括四输入变换行/列选择信号输出端，用于输出0 3行/列选择信号，以及输出视频格式选择控制信号的模式选择输出端； 所述整数反变换单元包括第一 H. 264数据输入端，连接所述存储器的dQ数据输出端；第二 H. 264数据选择电路，其第一数据输入端至第四数据输入端依次直接连接、通过 >> 1移位运算电路连接、通过->> 1移位取反运算电路连接、通过取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第三H. 264数据选择电路，其第一至第四数据输入端依次直接连接、通过取反运算电路连接、通过取反运算电路连接、直接连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第四H. 264数据选择电路，其第一至第四个数据输入端依次通过> > 2移位运算电路连接、通过取反运算电路连接、直接连接、通过->>2移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端； 第一 rmvb数据输入端，连接所述存储器的Cltl数据输出端；第二 rmvb数据输入端，通过<< 2移位运算电路连接所述存储器的Cltl数据输出端； 第三rmvb数据输入端，通过<< 3移位运算电路连接所述存储器的Cltl数据输出端； 第四rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 4移位运算电路、<< 3移位运算电路、-<< 3移位取反运算电路、-<< 4移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第五rmvb数据选择电路，其第一数据输入端和第三数据输入端分别直接连接所述存储器的Cl1数据输出端，第二数据输入端和第四数据输入端分别通过取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第六rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3移位运算电路、-<< 3移位取反运算电路、_<< 3移位取反运算电路、<< 3移位运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第七rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 2移位运算电路、-<< 2移位取反运算电路、-<< 2移位取反运算电路、<< 2移位运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第八rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 1移位运算电路、-<< 1移位取反运算电路、_<< 1移位取反运算电路、<< 1移位运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第九rmvb数据选择电路，其第一数据输入端和第四数据输入端分别直接连接所述存储器的d2数据输出端，第二数据输入端和第三数据输入端分别通过取反运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3移位运算电路、-<< 4移位取反运算电路连接、<< 4移位运算电路、-<< 3移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端； 第十一 rmvb数据选择电路，其第一数据输入端和第二数据输入端分别通过取反运算电路连接所述存储器的(13数据输出端，第三数据输入端和第四数据输入端分别直接连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第一视频格式选择电路，其第一数据输入端接零，第三数据输入端连接第一 rmvb数据输入端，选择端连接所述模式选择输出端；第二视频格式选择电路，其第一数据输入端接零，第三数据输入端连接所述第二 rmvb 数据输入端，选择端连接所述模式选择输出端；第三视频格式选择电路，其第一数据输入端连接第一 H. 264数据数据输入端，第三数据输入端连接所述第三rmvb数据输入端，选择端连接所述模式选择输出端；第四视频格式选择电路，其第一数据输入端连接第二 H. 264数据选择电路的输出端， 第三数据输入端连接所述第四rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第五视频格式选择电路，其第一数据输入端连接第三H. 264数据选择电路的输出端， 第三数据输入端连接所述第五rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第六视频格式选择电路，其第一数据输入端连接第四H. 264数据选择电路的输出端， 第三数据输入端连接所述第六rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第七视频格式选择电路，其第一数据输入端接零，第三数据输入端连接所述第七rmvb 数据选择电路的输出端，选择端连接所述模式选择输出端；第八视频格式选择电路，其第一数据输入端接零，第三数据输入端连接所述第八rmvb 数据选择电路的输出端，选择端连接所述模式选择输出端；第九视频格式选择电路，其第一数据输入端接零，第三数据输入端连接所述第九rmvb 数据选择电路的输出端，选择端连接所述模式选择输出端；第十视频格式选择电路，其第一数据输入端接零，第三数据输入端连接所述第十rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第十一视频格式选择电路，其第一数据输入端接零，第三数据输入端连接所述第十一 rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；其中，第一视频格式选择电路至第十一视频格式选择电路，分别用于根据选择端的视频格式选择控制信号，在H. 264视频格式被选择时，输出第一数据输入端接收的数据，在 rmvb视频格式被选择时，输出第三数据输入端接收的数据；多个级联的加法器，用于对各个视频格式选择电路的输出数据进行加法运算后输出运行结果。3.如权利要求2所述的视频解码反变换装置，其特征在于所述存储单元还包括d4、d5、d6和d7四个数据输出端，所述存储单元还用于通过所述串行输入端串行接收对vcl视频格式的编码数据进行整数反变换运算时的行数据，并通过 d0至d7并行输出；所述控制器还包括八输入变换行/列选择信号输出端，用于输出0 7行/列选择信号，以及四/八输入变换信号输出端，用于在进行vcl视频格式反变换时输出四输入变换或八输入变换的选择信号；所述整数反变换单元还包括第一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 4移位运算电路连接、通过<<4移位运算电路连接、直接连接、通过<< 2移位运算电路连接、通过-<<2移位取反运算电路连接、通过取反运算电路连接、通过_<<4移位取反运算电路连接、通过_<< 4移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第二 Vcl数据选择电路，其第一数据输入端和第八数据输入端通过<< 4移位运算电路连接所述存储器的d2数据输出端，第二数据输入端通过取反运算电路连接所述存储器的 Cl1数据输出端，第三数据输入端通过< < 3移位运算电路连接所述存储器的Cl1数据输出端， 第四数据输入端和第五数据输入端分别通过-<< 4移位取反运算电路连接所述存储器的 d2数据输出端，第六数据输入端通过-<< 3移位取反运算电路连接所述存储器的Cl1数据输出端，第七数据输入端直接连接所述存储器的Cl1数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第三Vcl数据选择电路，其第一数据输入端通过<< 4移位运算电路连接所述存储器的(13数据输出端，第二数据输入端和第七数据输入端通过<< 1移位运算电路连接所述存储器的d2数据输出端，第三数据输入端和第六数据输入端通过-<< 1取反运算电路连接所述存储器的d2数据输出端，第四数据输入端通过取反运算电路连接所述存储器的 d3数据输出端，第五数据输入端直接连接所述存储器的d3数据输出端，第八数据输入端通过-<< 4移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第四Vc 1数据选择电路，其第一数据输入端通过取反运算电路连接所述存储器的d3数据输出端，第二数据输入端和第七数据输入端通过<< 2移位运算电路连接所述存储器的 d2数据输出端，第三数据输入端和第六数据输入端通过-<< 2移位取反运算电路连接所述存储器的d2数据输出端，第四数据输入端通过-<< 3移位取反运算电路连接所述存储器的d3数据输出端，第五数据输入端通过< < 3移位运算电路连接所述存储器的d3数据输出端，第八数据输入端直接连接所述存储器的d3数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第五Vcl数据选择电路，其第一数据输入端和第四数据输入端通过<<3移位运算电路连接所述存储器的d4数据输出端，第二数据输入端通过-<< 2移位取反运算电路连接所述存储器的d3数据输出端，第三数据输入端通过-<< 4移位取反运算电路连接所述存储器的d3数据输出端，第五数据输入端和第八数据输入端通过<<2移位运算电路连接所述存储器的d4数据输出端，第六数据输入端通过<< 4移位运算电路连接所述存储器的d3 数据输出端，第七数据输入端通过<< 2移位运算电路连接所述存储器的d3数据输出端， 选择端连接所述八输入变换行/列选择信号输出端；第六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 4移位运算电路、<< 1移位运算电路、-<< 3移位取反运算电路、-<< 4移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 2移位运算电路、-<<3移位取反运算电路、-<< 2移位取反运算电路、<< 2移位运算电路、 << 3移位运算电路、-<< 2移位取反运算电路、-<< 2移位取反运算电路、<< 3移位运算电路连接所述存储器的d4数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第八Vcl数据选择电路，其第一数据输入端至第四数据输入端分别通过<< 2移位运算电路、< < 3移位运算电路、-< < 1移位取反运算电路、-< < 2移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第九Vcl数据选择电路，其第一数据输入端通过<< 3移位运算电路连接所述存储器的d5数据输出端，第二数据输入端通过-< < 2移位取反运算电路连接所述存储器的d4数据输出端，第三数据输入端、第六数据输入端和第七数据输入端分别通过-< < 3移位取反运算电路连接所述存储器的d4数据输出端，第四数据输入端通过<< 4移位运算电路连接所述存储器的d5数据输出端，第五数据输入端通过-<< 4移位取反运算电路连接所述存储器的d5数据输出端，第八数据输入端通过取反运算电路连接所述存储器的d5数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十Vcl数据选择电路，其第一数据输入端通过<< 1移位运算电路连接所述存储器的Cl1数据输出端，第二数据输入端和第三数据输入端分别通过取反运算电路连接所述存储器的d2数据输出端，第四数据输入端通过-<< 1移位取反运算电路连接所述存储器的Cl1 数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次直接连接、通过-< < 4移位取反运算电路连接、通过< < 2移位运算电路连接、通过取反运算电路连接、直接连接、通过_<< 2移位取反运算电路连接、<< 4移位运算电路、-<< 3移位取反运算电路连接所述存储器的d5数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十二 Vcl数据选择电路，其第一数据输入端至第四数据输入端依次直接连接、通过-<< 4移位取反运算电路连接、通过-<< 4移位取反运算电路连接、直接连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十三Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 1移位运算电路、-<< 4移位取反运算电路、<< 4移位运算电路、-<< 1移位取反运算电路、-<< 1移位取反运算电路、<< 4移位运算电路、-<< 4移位取反运算电路、<< 1 移位运算电路连接所述存储器的d6数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十四Vcl数据选择电路，其第一数据输入端和第四数据输入端分别通过<< 4移位运算电路连接所述存储器的d2数据输出端，第二数据输入端通过-<< 4移位取反运算电路连接所述存储器的d3数据输出端，第三数据输入端通过<< 4移位运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十五Vcl数据选择电路，其第一数据输入端和第八数据输入端分别通过<< 2移位运算电路连接所述存储器的d6数据输出端，第二数据输入端通过取反运算电路连接所述存储器的d7数据输出端，第三数据输入端通过< < 4移位运算电路连接所述存储器的d7数据输出端，第四数据输入端和第五数据输入端分别通过-<< 2移位取反运算电路连接所述存储器的d6数据输出端，第六数据输入端和第七数据输入端分别直接连接所述存储器的d7 数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 1移位运算电路、-<< 2移位取反运算电路、< < 2移位运算电路、-< < 3移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 2移位运算电路、-<< 3移位取反运算电路、取反运算电路、-<<4移位取反运算电路、<< 4 移位运算电路、-<< 4移位取反运算电路、<< 3移位运算电路、-<< 2移位取反运算电路连接所述存储器的d7数据输出端，选择端连接所述八输入变换行/列选择信号输出端； 第十八Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3移位运算电路、-<< 1移位取反运算电路、<< 1移位运算电路、-<< 1移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第一四/八输入选择电路，其第一数据输入端通过<< 2移位运算电路连接所述存储器的Cltl数据输出端，第二数据输入端直接连接所述存储器的Cltl数据输出端，选择端连接所述四/八输入变换信号输出端，输出端连接所述第一视频格式选择电路的第二数据输入端；第二四/八输入选择电路，其第一数据输入端和第二数据输入端分别通过<< 3移位运算电路、<< 4移位运算电路连接所述存储器的Cltl数据输出端，选择端连接所述四/八输入变换信号输出端，输出端连接所述第二视频格式选择电路的第二数据输入端；第三四/八输入选择电路，其第一数据输入端连接所述第一 Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端，输出端连接所述第三视频格式选择电路的第二数据输入端；第四四/八输入选择电路，其第一数据输入端连接所述第二 Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端，输出端连接所述第四视频格式选择电路的第二数据输入端；第五四/八输入选择电路，其第一数据输入端连接所述第三Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端，输出端连接所述第五视频格式选择电路的第二数据输入端；第六四/八输入选择电路，其第一数据输入端连接所述第四Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端，输出端连接所述第六视频格式选择电路的第二数据输入端；第七四/八输入选择电路，其第一数据输入端连接所述第五Vcl数据选择电路的输出端，第二数据输入端连接所述第六Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端，输出端连接所述第七视频格式选择电路的第二数据输入端；第八四/八输入选择电路，其第一数据输入端连接所述第七Vcl数据选择电路的输出端，第二数据输入端连接所述第八Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端，输出端连接所述第八视频格式选择电路的第二数据输入端；第九四/八输入选择电路，其第一数据输入端连接所述第九Vcl数据选择电路的输出端，第二数据输入端连接所述第十Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端，输出端连接所述第九视频格式选择电路的第二数据输入端；第十四/八输入选择电路，其第一数据输入端连接所述第十一 Vcl数据选择电路的输出端，第二数据输入端连接所述第十二 Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端，输出端连接所述第十视频格式选择电路的第二数据输入端；第十一四/八输入选择电路，其第一数据输入端连接所述第十三Vcl数据选择电路的输出端，第二数据输入端连接所述第十四Vcl数据选择电路的输出端，选择端连接所述四/ 八输入变换信号输出端，输出端连接所述第十一视频格式选择电路的第二数据输入端；第十二四/八输入选择电路，其第一数据输入端连接所述第十五Vcl数据选择电路的输出端，第二数据输入端连接所述第十六Vcl数据选择电路的输出端，选择端连接所述四/ 八输入变换信号输出端，输出端连接所述第十二视频格式选择电路的第二数据输入端；第十三四/八输入选择电路，其第一数据输入端连接所述第十七Vcl数据选择电路的输出端，第二数据输入端连接所述第十八Vcl数据选择电路的输出端，选择端连接所述四/ 八输入变换信号输出端；以及第十二视频格式选择电路，其第一数据输入端接零，第二数据输入端连接所述第十二四/八输入选择电路的输出端，选择端连接所述模式选择输出端；第十三视频格式选择电路，其第一数据输入端接零，第二数据输入端连接所述第十三四/八输入选择电路的输出端，选择端连接所述模式选择输出端；其中，第一视频格式选择电路至第十三视频格式选择电路，分别用于根据选择端的视频格式选择控制信号，在H. 264视频格式被选择时，输出第一数据输入端接收的数据，在 Vcl视频格式被选择时，输出第二数据输入端接收的数据，在rmvb视频格式被选择时，输出第三数据输入端接收的数据。4.如权利要求1所述的视频解码反变换装置，其特征在于所述存储单元包括串行数据输入端和屯、Cl1, d2和d7八个数据输出端，用于通过串行数据输入端串行接收对H. 264视频格式的编码数据进行整数反变换运算时的行数据，并通过所述Cltl至d3并行输出；或者通过串行数据输入端串行接收对Vcl视频格式编码数据进行整数反变换运算时所需的行数据，并通过所述Cltl至d7并行输出；所述控制器包括四输入变换行/列选择信号输出端，用于输出0 3行/列选择信号，输出视频格式选择控制信号的模式选择输出端，以及四/八输入变换信号输出端，用于在进行vcl视频格式反变换时输出四输入变换或八输入变换的选择信号； 所述整数反变换单元包括第一 H. 264数据输入端，连接所述存储器的dQ数据输出端；第二 H. 264数据选择电路，其第一数据输入端至第四数据输入端依次直接连接、通过 >> 1移位运算电路连接、通过_>> 1移位取反运算电路连接、通过取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第三H. 264数据选择电路，其第一至第四数据输入端依次直接连接、通过取反运算电路连接、通过取反运算电路连接、直接连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第四H. 264数据选择电路，其第一数据输入端至第四个数据输入端依次通过>>2移位运算电路连接、通过取反运算电路连接、直接连接、通过_>> 2移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 4移位运算电路连接、通过<<4移位运算电路连接、直接连接、通过<< 2移位运算电路连接、通过-< < 2移位取反运算电路连接、通过取反运算电路连接、通过-< < 4移位取反运算电路连接、通过-<< 4移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第二 Vcl数据选择电路，其第一数据输入端和第八数据输入端通过<< 4移位运算电路连接所述存储器的d2数据输出端，第二数据输入端通过取反运算电路连接所述存储器的 Cl1数据输出端，第三数据输入端通过< < 3移位运算电路连接所述存储器的Cl1数据输出端， 第四数据输入端和第五数据输入端分别通过-<< 4移位取反运算电路连接所述存储器的 d2数据输出端，第六数据输入端通过-<< 3移位取反运算电路连接所述存储器的Cl1数据输出端，第七数据输入端直接连接所述存储器的Cl1数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第三Vcl数据选择电路，其第一数据输入端通过<< 4移位运算电路连接所述存储器的(13数据输出端，第二数据输入端和第七数据输入端通过<< 1移位运算电路连接所述存储器的d2数据输出端，第三数据输入端和第六数据输入端通过-<< 1取反运算电路连接所述存储器的d2数据输出端，第四数据输入端通过取反运算电路连接所述存储器的 d3数据输出端，第五数据输入端直接连接所述存储器的d3数据输出端，第八数据输入端通过-<< 4移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第四Vc 1数据选择电路，其第一数据输入端通过取反运算电路连接所述存储器的d3数据输出端，第二数据输入端和第七数据输入端通过<< 2移位运算电路连接所述存储器的 d2数据输出端，第三数据输入端和第六数据输入端通过-<< 2移位取反运算电路连接所述存储器的d2数据输出端，第四数据输入端通过-<< 3移位取反运算电路连接所述存储器的d3数据输出端，第五数据输入端通过< < 3移位运算电路连接所述存储器的d3数据输出端，第八数据输入端直接连接所述存储器的d3数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第五Vcl数据选择电路，其第一数据输入端和第四数据输入端通过<<3移位运算电路连接所述存储器的d4数据输出端，第二数据输入端通过-<< 2移位取反运算电路连接所述存储器的d3数据输出端，第三数据输入端通过-<< 4移位取反运算电路连接所述存储器的d3数据输出端，第五数据输入端和第八数据输入端通过<<2移位运算电路连接所述存储器的d4数据输出端，第六数据输入端通过<< 4移位运算电路连接所述存储器的d3 数据输出端，第七数据输入端通过<< 2移位运算电路连接所述存储器的d3数据输出端， 选择端连接所述八输入变换行/列选择信号输出端；第六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 4移位运算电路、<< 1移位运算电路、-<< 3移位取反运算电路、-<< 4移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 2移位运算电路、-<<3移位取反运算电路、-<< 2移位取反运算电路、<< 2移位运算电路、 << 3移位运算电路、-<< 2移位取反运算电路、-<< 2移位取反运算电路、<< 3移位运算电路连接所述存储器的d4数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第八Vcl数据选择电路，其第一数据输入端至第四数据输入端分别通过<< 2移位运算电路、< < 3移位运算电路、-< < 1移位取反运算电路、-< < 2移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第九Vcl数据选择电路，其第一数据输入端通过<< 3移位运算电路连接所述存储器的d5数据输出端，第二数据输入端通过-< < 2移位取反运算电路连接所述存储器的d4数据输出端，第三数据输入端、第六数据输入端和第七数据输入端分别通过-< < 3移位取反运算电路连接所述存储器的d4数据输出端，第四数据输入端通过<< 4移位运算电路连接所述存储器的d...

【专利技术属性】
技术研发人员：易湖，
申请(专利权)人：炬力集成电路设计有限公司，
类型：发明
国别省市：44