一种降低BCH解码延迟的双钱氏搜索方法技术

一种降低BCH解码延迟的双钱氏搜索方法，通过在读取NAND?FLASH的同时将每组528Bytes的BCH码数据经由伴随式计算电路2进行伴随式计算，因伴随式技术而给读操作带来的延时为0，利用BCH码数据错误数量的出现概率不同，以极小的面积开销来降低钱氏搜索对译码操作的延时，由于出现单个错误的概率远远大于出现多个错误的概率，并行度较高的钱氏搜索电路用于单错的纠正，并行度较低的钱氏搜索电路用于多个错误的纠正。当BCH码数据错误的数量为1个时，双钱氏搜索电路5执行16路并行钱氏搜索电路，当BCH码数据错误的数量大于1时，双钱氏搜索电路5执行8路并行钱氏搜索电路。这样就可以大大降低了BCH解码延迟。

【技术实现步骤摘要】

本专利技术属于NAND FLASH纠错码
，具体涉及一种降低BCH解码延迟的双钱 氏搜索方法。
技术介绍
NAND Flash又称“快闪”，起源于20世纪80年代，是非易失性存储器的一种。近年来，由于NAND Flash高容量、低成本的特点，应用面渐广，几乎所有的消费电子产品，如U 盘、mp3、mp4、数码相机和手机等，都离不开NANDFlash。可以说，只要涉及到大容量数据存储的地方，就少不了 NAND Flash。由于NAND Flash物理结构的特殊性，当数据存储到NAND Flash上时，可能产生个别的比特翻转，从而导致存储数据出错，所以为了提高数据的可靠性，需要在存储之前对数据进行适当的编码，以保证当数据出错时，系统能将其纠正。前向纠错是存储系统中应用最多的一种纠错方式，常采用Hamming、BCH以及RS等线性分组码作为纠错码，来提高系统的数据存储可靠性。早期的NAND Flash基本都是单层单元(SLC)类型的，工艺相对成熟，存储过程中数据出错的概率小，一般采用Hamming码作为ECC纠错码，即可满足系统要求。随着NAND Flash设计技术和工艺的进步，NAND Flash从单层单元(SLC)结构转变为多层单元(MLC) 结构，每个存储单元上可以存储2个以上的比特数据，比特位之间的影响变大，出错概率增力口，而且随着制程工艺达到32nm，超深亚微米下的各种电荷效应进一步增加了数据出错的可能性。所以，单比特纠错的Hamming码已经远远无法满足ECC纠错系统的要求。
技术实现思路
为了克服上述现有技术存在的不足，本专利技术的目的在于提供一种降低BCH解码延迟的双钱氏搜索方法，可以大大降低BCH的解码延时。为了达到上述目的，本专利技术所采用的技术方案是一种降低BCH解码延迟的双钱氏搜索方法，预先设置BCH译码器，该BCH译码器包括和其第一级译码器和第二级译码器相互通信连接的作为数据缓冲区的单端RAM3，第一级译码器为相互通信连接的读闪存控制器1和伴随式计算电路2，第二级译码器为是依次两两相互通信连接的无求逆BM迭代算法单元4、钱氏搜索电路5和输出缓存6，其中第二级译码器的无求逆BM迭代算法单元4同第一级译码器的伴随式计算电路2通信连接，在执行 BCH解码时，通过读闪存控制器1按照一次读取一组容量大小为528Bytes的BCH码数据的规则连续逐次地读取BCH码数据，在读取BCH码数据的同时将每组528Bytes的BCH码数据经由伴随式计算电路2进行伴随式计算，并且将读取的BCH码数据存放入单端RAM3，当单端 RAM3存满BCH码数据后，将伴随式计算电路2进行伴随式计算所求得的BCH码数据所对应的伴随式输入无求逆BM迭代算法单元4，并由无求逆BM迭代算法单元4用该伴随式计算 BCH码的错误多项式，然后将BCH码的错误多项式以及单端RAM3内的BCH码数据交由双钱氏搜索电路5完成对BCH码数据中BCH码的搜索，并将BCH码数据从单端RAM3内移送到输出缓存6，最后输出缓存6将对应的BCH码数据送至总线接口 7。所述的将读取的BCH码数据存放入单端RAM3的方式为将NAND FLASH每页2KB的物理空间划分为4个扇区，每个扇区为528B大小，每个扇区存储一组对应的BCH码数据，该扇区前512B存储单元用于存储BCH码数据的数据信息8，而其后16B存储单元用于BCH码数据的存储校验位9，那么出现单错的概率大大提高。由于数 据区和空闲区在物理结构上是一致的，所以无论采用哪种存储方式都不会对数据可靠性产生影响。所述的无求逆BM迭代算法单元4通过伴随式的计算可以判断出BCH码数据错误的数量，当BCH码数据错误的数量为1个时，双钱氏搜索电路5采用16路并行钱氏搜索电路，当BCH码数据错误的数量大于1时，双钱氏搜索电路5采用8路并行钱氏搜索电路。通过在读取NAND FLASH的同时将每组528Bytes的BCH码数据经由伴随式计算电路2进行伴随式计算，因伴随式技术而给读操作带来的延时为0，利用BCH码数据错误数量的出现概率不同，以极小的面积开销来降低钱氏搜索对译码操作的延时，由于出现单个错误的概率远远大于出现多个错误的概率，并行度较高的钱氏搜索电路用于纠正单错，并行度较低的钱氏搜索电路用于纠正多个错误。当BCH码数据错误的数量为1个时，钱氏搜索电路5执行16路并行钱氏搜索电路，当BCH码数据错误的数量大于1时，钱氏搜索电路5 执行8路并行钱氏搜索电路。这样就可以大大降低了 BCH解码延迟。附图说明图1是本专利技术的NAND FLASH 2K页的一个扇区的结构示意图。图2是本专利技术的工作原理控制流程图。图3是本专利技术的工作时序坐标图，坐标上的方块表示所占用的时间跨度。 具体实施例方式下面结合附图对本专利技术作更详细的说明。如图2所示，降低BCH解码延迟的双钱氏搜索方法，预先设置BCH译码器，该BCH译码器包括和其第一级译码器和第二级译码器相互通信连接的作为数据缓冲区的单端RAM3， 第一级译码器为相互通信连接的读闪存控制器1和伴随式计算电路2，第二级译码器为是依次两两相互通信连接的无求逆BM迭代算法单元4、钱氏搜索电路5和输出缓存6，其中第二级译码器的无求逆BM迭代算法单元4同第一级译码器的伴随式计算电路2通信连接， 在执行BCH解码时，通过读闪存控制器1按照一次读取一组容量大小为528Bytes的BCH 码数据的规则连续逐次地读取BCH码数据，如图3所示，在读取BCH码数据的同时将每组 528Bytes的BCH码数据经由伴随式计算电路2进行伴随式计算，并且将读取的BCH码数据存放入单端RAM3，当单端RAM3被BCH码数据存满后，将伴随式计算电路2进行伴随式计算所求得的BCH码数据所对应的伴随式输入无求逆BM迭代算法单元4，并由无求逆BM迭代算法单元4用该伴随式计算BCH码的错误多项式，然后将BCH码的错误多项式以及单端RAM3 内的BCH码数据交由钱氏搜索电路5完成对BCH码数据中BCH码的搜索，并将BCH码数据从单端RAM3内移送到输出缓存6，最后输出缓存6将对应的BCH码数据送至总线接口 7。所述的将读取的BCH码数据存放入单端RAM3的方式为将NAND FLASH每页2KB的物理空间划分为4个扇区，如图1所示，每个扇区为528B大小，每个扇区存储一组对应的BCH码数据， 该扇区前512B存储单元用于存储BCH码数据的数据信息8，而其后16B存储单元用于BCH 码数据的存储 校验位9。所述的BCH码数据的BCH码(8191，8087，8)有从α1到α 8191的 8191个码元位置，该8191个码元位置分别对应的码字编号为从Y819tl到Y C1，而钱氏搜索电路5使用的码元为Y。s Y 4223，设置遍历起点为α 3968，具体由一个X α 3968常数乘法器来实现。所述的无求逆BM迭代算法单元4通过伴随式的计算可以判断出BCH码数据错误的数量，当BCH码数据错误的数量为1个时，双钱氏搜索电路5执行16路并行钱氏搜索电路，当 BCH码数据错误的数量大于1时，双钱氏搜索电路5执行8路并行钱氏搜索电路。权利要求1.一种降低BCH解码延迟的双钱氏搜索方法，其特征在于预先设置BCH译码器，该 BCH译码器包括和其本文档来自技高网...

【技术保护点】
１．一种降低ＢＣＨ解码延迟的双钱氏搜索方法，其特征在于：预先设置ＢＣＨ译码器，该ＢＣＨ译码器包括和其第一级译码器和第二级译码器相互通信连接的作为数据缓冲区的单端ＲＡＭ（３），第一级译码器为相互通信连接的读闪存控制器（１）和伴随式计算电路（２），第二级译码器为是依次两两相互通信连接的无求逆ＢＭ迭代算法单元（４）、钱氏搜索电路（５）和输出缓存（６），其中第二级译码器的无求逆ＢＭ迭代算法单元（４）同第一级译码器的伴随式计算电路（２）通信连接，在执行ＢＣＨ解码时，通过读闪存控制器（１）按照一次读取一组容量大小为５２８Ｂｙｔｅｓ的ＢＣＨ码数据的规则连续逐次地读取ＢＣＨ码数据，在读取ＢＣＨ码数据的同时将每组５２８Ｂｙｔｅｓ的ＢＣＨ码数据经由伴随式计算电路（２）进行伴随式计算，并且将读取的ＢＣＨ码数据存放入单端ＲＡＭ（３），当单端ＲＡＭ３被ＢＣＨ码数据存满后，将伴随式计算电路（２）进行伴随式计算所求得的ＢＣＨ码数据所对应的伴随式输入无求逆ＢＭ迭代算法单元（４），并由无求逆ＢＭ迭代算法单元（４）用该伴随式计算ＢＣＨ码的错误多项式，然后将ＢＣＨ码的错误多项式以及单端ＲＡＭ３内的ＢＣＨ码数据交由钱氏搜索电路（５）完成对ＢＣＨ码数据中ＢＣＨ码的搜索，并将ＢＣＨ码数据从单端ＲＡＭ３内移送到输出缓存（６），最后输出缓存（６）将对应的ＢＣＨ码数据送至总线接口（７）。...

【技术特征摘要】

【专利技术属性】
技术研发人员：孙宏滨，牛众品，郑南宁，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：87