高速高精度记录仪制造技术

本实用新型专利技术公开一种高速高精度记录仪。高速高精度记录仪包括：信号调理模块、４个ＡＤＣ模块、４个ＦＩＦＯ模块、２个ＳＤＲＡＭ模块、ＡＲＭ和ＦＰＧＡ单元组成的主从架构控制模块、以时钟芯片为核心的同步相参时钟模块和高精度基准电压源模块等；记录仪在并发时序逻辑控制下，并行完成“时间交叉”采样、封装、缓存、传输、解封复合、校正、存储、上传等操作；基于ＡＤＣ通道间失配的自校正多项式校正采样数据，减少了ＡＤＣ通道间的增益失配、失调／零位（ｏｆｆｓｅｔ／ｚｅｒｏ）失配；应用同步相参时钟和蛇形线微调线长技术，降低了ＡＤＣ通道间的时间失配；采用高位匹配（附加时间戳序列号封装）技术，解决了高速“时间交叉采样”中数据丢失产生关联的全局误差难题。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及信号采样和存储的记录仪技术范畴，尤其涉及一种高速高精度记 录仪。
技术介绍
通常采样速率10KSPS(Kil0_SampleS Per Second)以下的称为低速数据采样记录 仪；10KSPS 10MSPS为中速，10MSPS 100MSPS则为高速。高速数据采样记录仪广泛应用 在雷达、导弹、通信、声纳、遥感、地质勘探、振动工程、无损检测、智能仪器、语音处理、激光 多普勒测速、光时间域反射测量、物质光谱学与光谱测量、生物医学工程等多个领域；研制 和生产高速记录仪的公司有美国的SEAKR ENGINEERING, Inc公司、Ray-theon，Inc公司、 TEACAmerica, Inc.公司、法国的 ALCATEL SPACE 公司、加拿大的 Reach Technologie 等公 司，以及国内的中电30所。高速记录仪的设计思路主要有两种一种是直接采用满足采样 速率技术指标的单片ADC(Analogue-to-DigitalConverters)芯片来实现，另一种是应用 多片速率较低的ADC芯片、通过交替采样再复合的途径来实现。前者的优点是芯片数少、电 路简单；但高采样速率下的高速数据在传输和存储时受到记录仪DSP (或MCU)、存储器和其 他器件速度的限制，以采样速率100MSPS的ADC为例相邻采样数据的时差仅10ns，即使采 取代价不菲的技术措施，现有技术条件下记录仪无法完全杜绝A/D数据的丢失；另一方面， 高速数据因辐射产生干扰、高速变化的数字信号在传输过程中还带来振铃、反射、串扰等一 系列问题，甚至布线中的小缺陷亦会降低系统的信噪比；因此单片ADC高速采样方案有相 当的技术难度，而且采购困难、价格昂贵的高速器件使记录仪成本居高不下。后者即所谓 的“时间交叉采样模数转换”(Black、Hedger，1980)--采用多片速率较低的ADC芯片、通过 交替采样再复合的途径实现高速采样，该方案是一种进行高速采样非常有效的低成本成熟 技术；缺点在于电路较复杂，多个ADC通道间的不匹配(失配)会导致采样后的信号难以 无失真的复合。“时间交叉采样”的基本原理如下采样电路由M个ADC通道构成，主采样 时钟频率为fs/M，每个通道之间的时钟信号有Ι/fs的时间延迟，这样在一个主时钟周期M/ fs中M个通道共完成了 M次采样，系统的等效采样速率为fs，为单通道采样率的M倍。“时 间交叉采样”技术历时三十年的发展，已在8bit分辨率精度的数据采样记录仪中获得成功 应用；因为动态范围为50dB的Sbit分辨率精度的数据采样记录仪，允许ADC通道之间有 0. 25%的增益失配和5Ps的时钟偏移误差，上述误差指标在现有技术条件下不难实现。但 在12/14bit精度的数据采样记录仪中，“时间交叉采样”技术始终难有作为；主要障碍就在 于ADC通道间的失配已超出记录仪精度的允许范围，而提高ADC通道间的匹配精度有赖于 IC芯片材料、设计技术和制造工艺的突破。多ADC通道间的失配包括增益失配、失调/零位(offset/zero)失配和时间失 配等，目前业界的关注点是采样数据的后处理技术一先进的滤波器组法AFB (Advanced Filter Bank，简称AFB) ；AFB采用一组数字校准传输函数来处理每一路ADC的输出数据，从 而得到一组校准后的输出；数字校准传输函数包括多种数字滤波方法(FIR、HR等)，借助AFB可改善多ADC通道间的增益、相位和失调的匹配精度。围绕AFB展开的探索是有益的， 但存在相当的局限性首先，AFB本质上是一种事后补救的方法，因为ADC通道间的失配造 成了记录仪采样数据的失真，再由AFB对已失真数据进行滤波处理；其次，AFB是在某种假 设条件下基于通道间失配的频谱分布特性设计的，存在相当的局限性；最后，滤波器对失真 数据的滤波是有代价的一损失采样数据蕴含的有效信息(有时甚至是至关重要的细节信 息)，AFB滤波器自然不能例外、独善其身一滤除通道间失配所造成的失真的同时、或多或 少要损失采样数据蕴含的有效信息。因此，有必要研究一种消除ADC通道间失配负面效应 的更有效的方法。迄今为止，“时间交叉采样”的代表性研究成果如下1.专利技术专利“.计算机结构/外设互连总线高速超声信号采样卡”(专利号 ZL00113719. 0)，提出通过对进入采样卡的时钟信号进行移相控制，用多块相同的采样卡相 互配合，在较低的时钟频率下，用高速模/数转换芯片和存储器在通用的计算机ISA/PCI总 线上实现高速采样。2.文献“高速数字存储示波器前端电路设计”(张宇翔，自动化仪表，2010. 04)，提 出m个并行ADC对模拟信号进行变换，各ADC的采样时钟依次错开一个固定相位O π /m)， 使各ADC以固定的时间间隔依次对输入信号进行变换，输出的数据流由每一个通道输出的 数据按相同的顺序交叉产生，等效将ADC采样速率提高了 m倍。显然，上述研究成果的前提是采样时钟相位的精准控制，技术上精确控制高速采 样的时钟相位是非常困难的，因此，有必要开发能精确控制ADC并行采样的易实现的替代 技术。必须指出，“时间交叉采样”需对多片速率较低ADC芯片的采样数据按序复合；而 信号的高速采样、处理、存储过程中，至今尚不能完全排除A/D数据的丢失。就工程角度而 言，小概率的A/D数据丢失对单片ADC高速采样的影响非常有限，多数情况下可忽略不计； 但不能无视小概率A/D数据丢失对多片ADC高速采样的影响因为在多ADC通道采样数据 的按序复合处理时，某ADC通道的数据丢失除数据本身外，还将波及该通道的所有后续A/D 采样数据一即该通道所有后续数据对其它通道A/D数据的错位，显然局部的、孤立的A/D 数据丢失被演变成了关联的全局出错，真可谓“失之毫厘，差之千里”。因此，有必要寻找一 种能将A/D数据丢失的影响限止在局部、孤立范围内的有效方法。
技术实现思路
本技术的目的是克服现有技术的不足，提供一种高速高精度记录仪。高速高精度记录仪包括信号调理模块、第一 ADC模块、第二 ADC模块、第三ADC模 块、第四ADC模块、第一 FIFO模块、第二 FIFO模块、第三FIFO模块、第四FIFO模块、第一 SDRAM模块、第二 SDRAM模块、基准电压源模块、时钟信号模块、主从架构控制模块，基准电 压源模块包括基准电压源芯片ADR433和八选一模拟开关⑶4051，主从架构控制模块包括 FPGA单元、ARM单元；信号调理模块与第一 ADC模块、第二 ADC模块、第三ADC模块、第四ADC 模块相连，第一 ADC模块与基准电压源模块和第一 FIFO模块相连，第二 ADC模块与基准电 压源模块和第二 FIFO模块相连，第三ADC模块与基准电压源模块和第三FIFO模块相连，第 四ADC模块与基准电压源模块和第四FIFO模块相连，第一 FIFO模块、第二 FIFO模块、第三 FIFO模块、第四FIFO模块与FPGA单元、ARM单元相连，FPGA单元与第一 SDRAM模块、第二SDRAM模块、ARM单元、时钟信号模块相连，时钟信号模块的4路LVDS的A端时钟信号分别 与第一 ADC模块、第二 ADC模块、第三ADC模块、第四ADC模本文档来自技高网...

【技术保护点】
１．一种高速高精度记录仪，其特征在于记录仪包括：信号调理模块、第一ＡＤＣ模块、第二ＡＤＣ模块、第三ＡＤＣ模块、第四ＡＤＣ模块、第一ＦＩＦＯ模块、第二ＦＩＦＯ模块、第三ＦＩＦＯ模块、第四ＦＩＦＯ模块、第一ＳＤＲＡＭ模块、第二ＳＤＲＡＭ模块、基准电压源模块、时钟信号模块、主从架构控制模块，基准电压源模块包括基准电压源芯片ＡＤＲ４３３和八选一模拟开关ＣＤ４０５１，主从架构控制模块包括ＦＰＧＡ单元、ＡＲＭ单元；信号调理模块与第一ＡＤＣ模块、第二ＡＤＣ模块、第三ＡＤＣ模块、第四ＡＤＣ模块相连，第一ＡＤＣ模块与基准电压源模块和第一ＦＩＦＯ模块相连，第二ＡＤＣ模块与基准电压源模块和第二ＦＩＦＯ模块相连，第三ＡＤＣ模块与基准电压源模块和第三ＦＩＦＯ模块相连，第四ＡＤＣ模块与基准电压源模块和第四ＦＩＦＯ模块相连，第一ＦＩＦＯ模块、第二ＦＩＦＯ模块、第三ＦＩＦＯ模块、第四ＦＩＦＯ模块与ＦＰＧＡ单元、ＡＲＭ单元相连，ＦＰＧＡ单元与第一ＳＤＲＡＭ模块、第二ＳＤＲＡＭ模块、ＡＲＭ单元、时钟信号模块相连，时钟信号模块的４路ＬＶＤＳ的Ａ端时钟信号分别与第一ＡＤＣ模块、第二ＡＤＣ模块、第三ＡＤＣ模块、第四ＡＤＣ模块的ＣＬＫ端口相连，４路ＬＶＤＳ的Ｂ端时钟信号与第一ＦＩＦＯ模块、第二ＦＩＦＯ模块、第三ＦＩＦＯ模块、第四ＦＩＦＯ模块的ＬＤＣＫＡ、ＬＤＣＫＢ端口相连；４路ＬＶＤＳ的Ａ端时钟信号线路和４路ＬＶＤＳ的Ｂ端时钟信号线路在ＰＣＢ布线时采用蛇形线微调线长技术调整时钟信号线长度，使时钟信号线长度一致；信号调理模块对记录仪输入的模拟信号进行信号调理和放大，处理后的信号送至第一ＡＤＣ模块、第二ＡＤＣ模块、第三ＡＤＣ模块和第四ＡＤＣ模块，第一ＡＤＣ模块、第二ＡＤＣ模块、第三ＡＤＣ模块和第四ＡＤＣ模块的ＣＬＫ端口分别接受来自时钟信号模块的４路ＬＶＤＳ的Ａ端时钟信号对信号调理模块送入的信号进行交替采样，基准电压模块为第一ＡＤＣ模块、第二ＡＤＣ模块、第三ＡＤＣ模块和第四ＡＤＣ模块提供基准电压以及上电初始化时的自校正基准电压，第一ＦＩＦＯ模块接受第一ＡＤＣ模块的采样数据与ＦＰＧＡ单元的时间戳序列号，第二ＦＩＦＯ模块接受第二ＡＤＣ模块的采样数据与ＦＰＧＡ单元的时间戳序列号，第三ＦＩＦＯ模块接受第三ＡＤＣ模块的采样数据与ＦＰＧＡ单元的时间戳序列号，第四ＦＩＦＯ模块接受第四ＡＤＣ模块的采样数据与ＦＰＧＡ单元的时间戳序列号，ＦＰＧＡ单元作为从控单元提供时钟信号模块时...

【技术特征摘要】

【专利技术属性】
技术研发人员：黄忠，徐晓忻，丁程，周平，吴明光，
申请(专利权)人：浙江大学，丁程，
类型：实用新型
国别省市：86[中国|杭州]