镍硅化方法及其结构技术

在镍层被沉积到集成电路晶体管的源极、漏极和栅极上之后，其中镍层上没有盖层，通过对晶体管退火在其源极（２）、漏极（３）和多晶硅栅极（５）上形成镍硅化物接触区域。利用铬蚀刻工艺以从栅极和源极以及栅极和漏极之间的介电隔离层（６Ａ、Ｂ）的暴露表面去除未反应的镍和镍残余物，栅极与源极和／或漏极之间的镍硅化物搭接被避免或者被消除。铬蚀刻工艺包括溶液的使用，所述溶液包括硝酸铈铵、硝酸和醋酸。

【技术实现步骤摘要】
【国外来华专利技术】
0001本专利技术通常涉及一种制造集成电路镍硅化物/自对准多晶硅化物(salicide)结构的新技术，并且更具体地涉及不会导致镍硅化物"残余物"的结构和方法，所述镍硅化物"残余物"可能引起搭接或者"成管现象"，其会导致内部的电气短路(术语"自对准多晶硅化物"指的是自对准硅化物(self-aligned silicide))。
技术介绍
0002公知地，通过在集成电路晶体管的掺杂电极(例如，源极、漏极或者多晶硅栅极层的掺杂的电极)上直接形成铝导体而可以得到的电连接具有比所需要的更高的接触电阻。由于在后续的高温处理期间的铝迁移，铝与掺杂电极的连接还具有结尖峰的另外问题。目前最新的电极接触结构包括使用硅化物/自对准多晶硅化物，之后使用阻挡层金属和随后沉积的导体材料，所述导体材料根据如下面出版物中指出的工艺技术由铝或者铜组成，该出版物为"SILICON PROCESSING FOR THE VLSIERA", Vol. 2, Process Integration, S. Wolf, Lattice Press。0003过去，硅化钛接触或触点已普遍用于元件几何尺寸大于约0.25微米的工艺中，并且硅化钴接触用于元件几何尺寸在大约130纳米到250纳米范围内的工艺中。对于最近的集成电路制造工艺，其元件几何尺寸为130纳米或者更小，目前镍硅化物接触正用来代替硅化钴接触，原因是镍硅化物接触的制造比硅化钴接触的情况更适合于最新工艺中极窄的多晶硅栅电极导体。这大概因为镍硅化物中的晶粒比硅化钴中的晶粒小很多，因此镍硅化物中的晶粒更能够在极窄的多晶硅栅极导体上形成硅化物而在多晶硅栅极导体与CMOS晶体管的源极或漏极间没有硅化物搭接或者成管现象。并且，镍硅化物接触不会表现出硅化钴接触中经常出现的某种不希望的泄漏或者肖特基(Schottky)特性。0004图1示出了在轻掺杂的P型硅层1中形成N+源极区2和N+漏极区3之后典型的N沟道CMOS晶体管结构。如图所示，非常薄(例如，小于25埃)的栅极介电层4形成在源极区2和漏极区3的边缘之间的P型层1的表面区域上。在栅极介电层4上己经形成掺杂的多晶硅化物栅极层5。如图所示，具有所示开口的氧化物层7也已形成。0005图2示出了图1在氧化物侧壁"隔离层"6A和6B沿多晶硅栅极导体5的相对边缘形成在P型层1的表面区域上之后的结构，如图所示。隔离层6A和6B典型地由氮化硅、氧化硅或者氮化硅和氧化硅的组合物形成。隔离层6A和6B用来防止在所示晶体管的多晶硅栅极5与源极区2和/或漏极区3之间发生随后描述的栅极到源极和/或栅极到漏极的"镍硅化物搭接"或"镍硅化物成管现象"。0006图3说明了图2在使用传统的镍沉积技术将镍层IO沉积在其上表面之后的结构。氮化钛"盖"层12已被沉积在镍层10上。(钛和钴也用作金属层IO来形成硅化钛或者硅化钴。氮化钛用作防止"硅化"金属层的氧化的盖层。)若干盖层比如盖层12用以防止由其形成镍硅化物的镍金属的氧化，并且还用以在随后的退火期间提供热稳定性。0007在镍硅化物形成的传统工序中的下一个步骤是使图3所示的结构经历第一退火步骤以大约250-300摄氏度的温度持续大约30秒。然后执行标准的回蚀(etchback)工艺或过程。标准的回蚀过程是利用氢氧化铵/过氧化氢(SC1)接着过氧化硫混合物(SPM)完成的。0008参看图4，上述的第一退火导致在源极区2的表面形成双镍硅化物(Ni2Si)层14A、在漏极区2的表面形成Ni2Si层14B以及在多晶硅层5的上表面形成Ni2Si层16，如图所示。 一些镍金属剩余在侧壁隔离层6A和/或6B的上表面上。0009图5示出了在盖层12和层10的未反应镍被蚀刻掉后形成的结构。这里，所有未反应的镍金属理论上应该己被剥离并且应该没有镍硅化物留在侧壁隔离层6A和6B上。需要的镍硅化物层14和16应该准备进行下一个退火步骤，并在这之后进行互连金属化步骤。0010但是作为实际问题， 一些镍残余物经常残留在侧壁6A和6B的表面上。在图5中，参考数字8说明了不希望的镍硅化物搭接或者镍硅6化物成管现象的示例，其可能引起电气短路和制造产量的降低。0011上述的镍硅化物搭接或者成管现象已经成为一个实质问题，并且已显著降低了制造产量。0012图5的结构通常包括镍硅化物形成的第二相。第二相通常借助 于第二退火工序来实现，即在大约400-500摄氏度的温度范围内持续大约 30到60秒以形成所需要的硅化镍(NiSi)相。0013由此，对于制造包括镍硅化物电极接触层的集成电路以避免导 致内部电气短路的镍硅化物搭接或成管现象的方法存在未满足的需求。0014对于制造集成电路的方法存在另一未满足的需求，其中引起搭 接或成管现象的镍硅化物残余物被避免或者被消除。0015对于制造集成电路的方法存在另一未满足的需求，其中化学蚀 刻剂完全消除了可能引起镍硅化物搭接或成管现象的任何未反应的镍。
技术实现思路
0016本专利技术的目的在于提供一种制造包括镍硅化物电极接触层的集 成电路的方法，以便避免或者消除可能导致内部电气短路的镍硅化物搭 接或成管现象。0017本专利技术的另一目的在于提供一种制造集成电路的方法，所述方 法避免或者消除了引起搭接或成管现象的镍硅化物残余物的形成。0018本专利技术的另一目的在于提供一种制造集成电路的方法而不必在 沉积的镍上形成盖层，由所述镍形成镍硅化物。0019本专利技术的另一目的在于提供一种制造集成电路的方法，其中化 学蚀刻剂完全消除了可能引起镍硅化物搭接或成管现象的任何未反应的 镍。0020简要地描述，并依照一个实施方式，本专利技术在镍层已被沉积在 源极、漏极和栅极上之后，通过对集成电路晶体管退火在其源极(2)、 漏极(3)和多晶硅栅极(5)上提供了镍硅化物接触区域，其中镍层上 没有盖层。通过使用化学铬蚀刻剂来从栅极与源极之间和栅极与漏极之 间的介电隔离层(6A， 6B)的暴露表面去除未反应的镍和镍残余物，避 免或者消除在栅极与源极和/或漏极之间的镍硅化物搭接。铬蚀刻剂包括硝酸铈铵、硝酸和醋酸。在描述的实施方式中，本专利技术提供了一种集成 电路结构，该结构包括具有表面的硅层(1)，设置在硅层(O中其表面处的晶体管的源极区(2)和漏极区(3)，以及设置在位于源极区(2) 和漏极区(3)之间区域上的硅层(1)的表面上的栅极介电层(4)。多 晶硅栅电极(5)设置在栅极介电层(4)上。第一介电隔离层(6A)沿 多晶硅栅电极(5)的边缘设置在硅层(1)的表面上，而第二介电隔离 层(6B)沿多晶硅栅电极(5)的另一边缘设置在硅层(1)的表面上。 氧化物层(7)和氧化物层中的开口暴露出源极(2)和漏极(3)区域并 且还暴露出多晶硅栅电极(5)并还暴露出第一和第二 (6A， 6B)介电 隔离层的表面。第一镍硅化物层(14A)设置在源极区(2)上，其覆盖 源极区(2)的表面，第二镍硅化物层(14B)设置在漏极区(3)上，其 覆盖漏极区(3)的表面，而第三镍硅化物层(16)设置在多晶硅栅电极 (5)上。第一和第二金属互连导体(20， 22)分别与第一和第二镍硅化 物层(14A， 14B)电气接触。0021在一个实施方式中，本专利技术提供了制作包括镍硅化物接触区域 的集成电路的方法，该方法包本文档来自技高网...

【技术保护点】
一种集成电路结构，其包括：　具有表面的硅层；　晶体管的源极区和漏极区，所述晶体管在所述硅层中设置于所述硅层表面；　栅极介电层，其设置在位于所述源极区和所述漏极区之间区域的所述硅层的所述表面上；　多晶硅栅电极，其设置在所述栅极介电层上；　第一介电隔离层，其沿所述多晶硅栅电极的边缘设置在所述硅层的所述表面上，和第二介电隔离层，其沿所述多晶硅栅电极的另一个边缘设置在所述硅层的所述表面上；　氧化物层和所述氧化物层中的开口，其暴露出所述源极区和漏极区，并且也暴露出所述多晶硅栅电极的至少一部分，且还暴露出所述第一和第二介电隔离层的表面；　设置在所述源极区上的第一镍硅化物层，其覆盖所述源极区的表面，和设置在所述漏极区上的第二镍硅化物层，其覆盖所述漏极区的表面；　第三镍硅化物层，其设置在所述多晶硅栅电极上并且覆盖所述多晶硅栅电极；　所述第一和第二介电隔离层的表面，镍硅化物已从其上被剥落，所述表面上已经完全没有镍硅化物的残余物。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：R耶瓦尔，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：US[美国]