具有源极偏压全位线感测的非易失性存储器制造技术

一种ＮＡＮＤ串，其中，在感测该ＮＡＮＤ串中的所选非易失性存储元件的编程状态之前，释放位线到位线的噪声。施加升高导电的ＮＡＮＤ串中的电压的源极电压。电压升高导致噪声与相邻ＮＡＮＤ串的电容性耦合。在执行感测之前，使用电流下拉器件来对每个ＮＡＮＤ串放电。在每个ＮＡＮＤ串被耦接到放电路径达预定时间量后，ＮＡＮＤ串的位线被耦接到电压感测组件，用于基于位线的电势来感测所选非易失性存储元件的编程状况。所选非易失性存储元件可以具有负阈值电压。此外，可以将与所选非易失性存储元件相关联的字线设置为地。

【技术实现步骤摘要】
【国外来华专利技术】本专利技术涉及非易失性存储器。
技术介绍
半导体存储器用在各种电子设备中变得越来越流行。例如，非易失性半导体存储器被用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备和其他设备中。电可擦除可编程只读存储器(EEPR0M)和闪存位于最流行的非易失性半导体存储器之中。与传统的全特征的(full-featured)EEPROM相反，利用闪存(也是一种类型的EEPR0M)，可以在一步(one st印)中擦除整个存储器阵列或者存储器的一部分的内容。 传统EEPROM和闪存两者都利用位于半导体衬底中的沟道区上方并与其隔离的浮置栅极。浮置栅极位于源极和漏极区之间。控制栅极被提供在浮置栅极上方并与其隔离。通过在浮置栅极中保留的电荷量控制如此形成的晶体管的阈值电压(VTH)。 S卩，由浮置栅极上的电荷水平控制在导通该晶体管以允许在其源极和漏极之间导电之前必需施加到该控制栅极的最小电压量。 —些EEPROM和闪存器件具有用于存储两个范围的电荷的浮置栅极，因此可以在 两个状态、例如擦除状态和编程状态之间对存储器元件进行编程/擦除。有时将这种闪存 器件称为二进制闪存器件，因为每个存储器元件可以存储一位数据。 通过标识多个不同的允许/有效编程阈值电压范围来实现多状态(也称为多电 平)闪存器件。每个不同的阈值电压范围对应于在该存储器器件中编码的一组数据位的预 定值。例如，当可以将存储器元件置于对应于四个不同的阈值电压范围的四个离散电荷带 之一时，每个存储器元件可以存储两位数据。 典型地，在编程操作期间被施加到控制栅极的编程电压VreM被施加为随时间在幅 值上增加的一系列脉冲。在一种可能的方法中，该脉冲的幅值随每个连续的脉冲增加预定 步长大小、例如0. 2-0. 4V。可以将V皿施加到闪存元件的控制栅极。在编程脉冲之间的时 段中，执行验证操作。即，在连续的编程脉冲之间读取被并行编程的元件组的每个元件的编 程电平以确定其是否等于或大于该元件正被编程到的验证电平。对于多状态闪存元件的阵 列，可以对元件的每个状态执行验证步骤以确定该元件是否达到其与数据相关联的验证电 平。例如，能够以四个状态存储数据的多状态存储器元件可能需要对三个比较点执行验证 操作。 此外，当对EEPR0M或闪存器件、诸如在NAND串中的NAND闪存器件编程时，典 型地，VreM被施加到控制栅极，并且位线接地，导致来自单元或存储器元件、例如存储元件 的沟道的电子被发射到浮置栅极中。当电子在浮置栅极中累积时，浮置栅极变为充负电 (negatively charged)，并且存储器元件的阈值电压升高，使得存储器元件被认为处于编 禾呈状态中。可以在题为Source Side Self Boosting Techniques For Non_volatile Memory的美国专利6859397中以及于2005年2月3日公开的题为Detecting Over ProgrammedMemory的美国专利申请公开2005/0024939中找到关于这种编程的更多信息；通过引用将两者的全部内容合并于此。
技术实现思路
本专利技术提供了具有使用全位线感测来感测非易失性存储元件的编程状况的能力 的非易失性存储器件。 在一个实施例中，非易失性存储系统包括在NAND串中布置的一组非易失性存储 元件，其中每个NAND串与相应位线、相应感测组件和相应放电路径相关联。 一个或多个控 制电路与该组非易失性存储元件通信。所述一个或多个控制电路(l)在第一时间段期间 (a)将源极电压施加到NAND串的每个的源极，(b)阻止每个相应位线与相应感测组件的耦 接，以及(c)将每个位线耦接到相应放电路径；以及(2)在跟随第一时间段的第二时间段期 间，(a)继续向NAND串的每个的源极施加源极电压，并允许每个相应位线与相应感测组件 的耦接。 在另一实施例中，非易失性存储系统包括被布置在NAND串中的一组非易失性存 储元件，每个NAND串与相应位线、相应感测组件和相应放电路径相关联。 一个或多个控制 电路与该组非易失性存储元件通信。所述一个或多个控制电路(a)将源极电压施加到每 个NAND串的源极，(b)将每个位线耦接到相应放电路径，以及(c)在耦接后，根据每个相应 位线的电势来确定每个NAND串中的所选非易失性存储元件的编程状况。 在另一实施例中，非易失性存储系统包括与第一位线和相应放电路径相关联的 第一组非易失性存储元件；与第二位线和相应放电路径相关联的第二组非易失性存储元 件；以及与第一组非易失性存储元件和第二组非易失性存储元件通信的一个或多个控制电 路。所述一个或多个控制电路(a)将源极电压施加到第一组存储元件的源极，(b)当施加 源极电压时，将第二位线耦接到相应放电路径以至少部分地放电从第一组存储元件被电容 地耦接到第二组存储元件的电势，(c)在对该电势至少部分地放电后，确定在第二组存储元 件中的所选非易失性存储元件的编程状况。附图说明 图1是NAND串的顶视图。 图2是图1的NAND串的等效电路图。 图3是NAND闪存元件的阵列的方框图。 图4绘出在衬底上形成的NAND串的截面图。 图5a到5d绘出非易失性存储元件的编程。 图6a绘出NAND串和用于感测的组件的配置。 图6b绘出与图6a相关联的波形。 图6c绘出与图6a和6b相关联的感测处理。 图6d绘出基于电压的改变的电流感测。 图7a绘出在感测操作期间由于地电位跳动(ground bounce)引起的电流和电压 随时间的变化。 图7b绘出在感测操作期间随着源极电压被调节到固定的正DC电平的电流和电压 的减小的变化。和用于感测的组件的另一配置。 图7d绘出与图7a到7c相关联的感测处理。 图8a绘出NAND串和包括电流放电路径在内的组件的配置。 图8b绘出当发生电压感测时NAND串和图8a的组件的配置。 图8c绘出与图8a和图8b相关联的波形。 图8d绘出与图8a到8c相关联的感测处理。 图9a绘出NAND串和用于温度补偿感测的组件。 图9b图示阈值电压随温度的改变。 图9c图示和随温度的改变。 图9d绘出与图9a到9c相关联的波形。 图9e绘出与图9a到9d相关联的感测处理。 图9f绘出擦除_验证处理。 图10a图示VS。UKCE随温度的改变。 图10b绘出包括不同组的NAND串在内的存储元件的阵列的例子。 图11是使用单个行/列解码器和读/写电路的非易失性存储器系统的方框图。 图12是使用双行/列解码器和读/写电路的非易失性存储器系统的方框图。 图13是绘出感测块的一个实施例的方框图。 图14绘出将存储器阵列组织成用于奇偶和全位线存储器体系结构的块的例子。 图15绘出具有单遍编程的阈值电压分布的示例集。 图16绘出具有多遍编程的阈值电压分布的示例集。 图17a到17c示出各种阈值电压分布，并描述用于对非易失性存储器编程的处理。 图18是描述用于对非易失性存储器编程的处理的一个实施例的流程图。 图19绘出在编程期间施加到非易失性存储元件的控制栅极的示例脉冲串。具体实施例方式本专利技术提供了具有使用全位线感测来感测非易失性存储元件的编程状况的能力 的非易失性存储器件。 适合于实现本专利技术的存储器系统的一个例子使用NAND闪存结构，其包括在本文档来自技高网...

【技术保护点】
一种用于操作非易失性存储系统的方法，包括：在第一时间段期间：（ａ）将源极电压施加到多个ＮＡＮＤ串的每个的源极，所述多个ＮＡＮＤ串的每个与相应位线相关联，（ｂ）阻止每个相应位线与相应感测组件的耦接，以及（ｃ）将每个位线耦接到相应放电路径；以及在跟随第一时间段的第二时间段期间，继续向多个ＮＡＮＤ串的每个的源极施加源极电压，并允许每个相应位线与相应感测组件的耦接。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：李升弼，浩T古延，梅文龙，
申请(专利权)人：桑迪士克公司，
类型：发明
国别省市：US[美国]