本发明专利技术包含一种电子计算器系统（１０），其包含系统存储器（１４）、多个处理器内核（１５Ａ、１５Ｂ）、以及输入／输出（Ｉ／Ｏ）集线器（１３Ａ），可与每一个该处理器内核进行通讯。响应侦测内部系统管理中断（ＳＭＩ）的发生，每一个该处理器内核可将对应该内部ＳＭＩ的来源的信息储存至该系统存储器中的系统管理模式（ＳＭＭ）储存状态。响应侦测该内部ＳＭＩ，每一个处理器内核还可以启动Ｉ／Ｏ循环至该Ｉ／Ｏ集线器内的预定端口地址。响应接收该Ｉ／Ｏ循环，该Ｉ／Ｏ集线器可广播系统管理中断消息至该处理器内核中的每一个处理器内核。响应接收该广播ＳＭＩ消息，每一个该处理器内核还可以将各自的内部ＳＭＩ来源的信息储存至该系统存储器中的ＳＭＭ储存状态。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术系关于多重处理器(multi-processor)之电子计算器系统，且详言之，系 关于系统管理的中断处理(interrupt handling)。
技术介绍
许多处理器皆包括系统管理模式(system management mode ；简称S匪)以 允许该处理器操作在交替的环境中，例如可使用于监视器、管理系统资源、能源利用、 以及运转某些系统层级码(system level code) 0典型的该SMM可进入系统管理中断 (system management interrupt ；简称SMI)。该SMM可包括用以处理该中断的SMI处 置器(handler)。很多常见的处理器包括实体的SMI封装接脚，以当该接脚施加适当的 电压时，可驱动该处理器进入SMM模式。此外，有一些诸如处理器散热通知(thermal notification)的内部SMI来源，可使该处理器进入SMM。一般而言，当处理器进入SMM时，该当前的处理器状态将储存于存储器之特定区 域，该存储器通常被称作为系统管理随机存取存储器(system management random access memory ；简称SMRAM)。当该SMI处置器完成该中断服务时，该SMI处置器将典型地呼叫一恢 复(RSM)指令，以将该储存状态重新加载并退出SMM。在单一处理器系统中，此配置系有良 好的工作效能。然而，在多重处理器(multiprocessor)系统的配置中，当一个处理器进入 SMM时，将会有系统资源被假定在此处理器的控制之下，使在系统中之其它处理器在现实中 仍可存取以及修改那些相同的系统资源。此情况将在多重处理器的环境中产生问题。
技术实现思路
本专利技术系揭露一种在电子计算器系统中用于广播系统管理中断信息至其它处理 器之机制之各种实施例。在一个实施例中，该电子计算器系统包括系统存储器、多个处理 器内核，其耦接至该系统存储器、以及输入/输出(1/0)集线器(hub)，可与每一个处理器 进行通讯。响应侦测内部系统管理中断(SMI)的发生，每一个处理器内核可将对应于内部 SMI来源之诸如位向量之信息储存至在系统存储器中系统管理模式(SMM)的储存状态。响 应侦测内部的SMI，每一个处理器内核还可启动1/0循环至该1/0集线器内的预定端口地 址。响应接收1/0循环，该1/0集线器可广播SMI消息至每一个该多个处理器内核。响应 接收该广播SMI消息，每一个处理器内核还可将各自内部SMI来源信息储存至在系统存储 器中的该SMM模式的储存状态。在一特定的实作中，将该多个处理器内核所选择的其中之一者，以从该系统存储 器中读取所有该处理器内核的该SMM的储存状态，以判定该内部SMI发生的处理器内核。此 外，在该所选择的处理器内核内的SMI处置器可服务在该内部SMI内发生的该处理器内核 的该内部SMI。附图说明图1为电子计算器系统之一个实施例之方块图，该电子计算器系统包括多重内核 处理节点及用于广播系统管理中断的机制；图2为描述图1之电子计算器系统之实施例操作之流程图；以及图3为电子计算器系统之另一实施例之方块图，该电子计算器系统包括用于广播 系统管理中断的机制。虽然本专利技术可容易作各种之修饰和替代形式，但是在此系由图式中之范例显示及 详细说明本专利技术之特定实施例。然而，应了解到的是，此处特定实施例之图式及详细说明并 不用来限制本专利技术为所揭露之特定形式，相对的，本专利技术系通过附加之申请专利范围界定 落在本专利技术的精神及范围内之所有修改、等效形式、及变化形式。应注意的是，本申请案中 使用「可以」这个术语，其意味允许(如有可能、能够之意)，而非意味强制(如必须之意)。具体实施例方式请参阅图1，系显示电子计算器系统10之一个实施例之方块图。在图标实施例中， 该电子计算器系统10包含处理节点12，该节点12耦接至存储器14和输入/输出(I/O)集 线器(hub) 13A及13B。该节点12包含被耦接至节点控制器20的处理器内核15A及15B， 该节点控制器20还耦接至存储器控制器22 ；多个HyperTransp0rtTM(HT)接口电路24A至 24C ；以及第三层(L3)共享高速缓存60。该HT电路24C被耦接至该I/O集线器16A，该I/ 0集线器16A以菊链式(daisy-chain)的组构中(在本实施例中，使用HT接口)被耦接至 该I/O集线器16B。其余之HT接口电路24A及24B可经由其它HT接口(在图1中未显示) 被连接至其它类似的处理节点(在图1中未显示)。该存储器控制器22被耦接至该存储器 14。在一个实施例中，节点12可为包括显示在图1中之该电路之单一集成电路芯片。也就 是，节点12可为芯片多重处理器(chipmultiprocessor ；简称CMP)。任何程度的整合或分 立式组件都可以使用。应注意的是，处理节点12可包含各种其它为了要简化说明而省略的 电路。在不同的实施例中，节点控制器20可包含各种互连电路(未图标)，用以将处理器 内核15A及15B彼此互连或连接至其它节点及存储器。节点控制器20也可包含用以选择 及控制不同节点属性的功能，例如该属性包括该节点的最大及最小操作频率、以及节点的 最大及最小电源供应电压。该节点控制器20 —般可被配置成在处理器内核15A至15B、该 存储器控制器22、以及该HT电路24A至24C间传送通讯，其依通讯的类型及在通讯中地址 等而定。在一个实施例中，该节点控制器20可包含系统请求队列(system request queue, 简称SRQ)(未图示)，以通过该节点控制器20写入接收到的通讯。该节点控制器20可由 SRQ传送至该处理器内核15A至15B、该HT电路24A至24C、及该存储器控制器22等一个或 多个目的地的通讯进行排程。一般而言，处理器内核15A至15B可使用对该节点控制器20的接口来和电子计算 器系统10的其它组件(例如1/0集线器16A至16B、其它处理器内核(未图标)、该存储 器控制器22等)通讯。该接口可设计成任何想要的型式。在某些实施例中，可针对该接口 定义快取一致性的通讯(cache coherent communication)。在一个实施例中，该节点控制 器20和该处理器内核15A至15B间之接口可使用类似于该HT接口所用封包的形式来通讯。在其它的实施例中，可使用任何其它想要的通讯(例如总线接口的交易或不同形式的 封包等)。在其它实施例中，处理器内核15A至15B可与该节点控制器20共享接口(例如 共享总线接口)。一般而言，来自处理器内核15A至15B的通讯可包括诸如读取操作(读取 存储器位置或外部缓存器至处理器内核)及写入操作(写至存储器位置或外部缓存器)、对 探询(probe)响应(针对快取一致性的实施例)、中断确认、及系统管理消息等之要求。该HT电路24A至24C可包括各种缓冲器及控制电路，用以接收来自HT连结(link) 的封包及传送封包给HT连结。该HT接口包括两个用来传送封包之单向连结。每一个HT 电路24A至24C可耦接至两个如此的连结(一个用来传送而另一个用来接收)。给定之HT 接口可以快取一致性形式操作(例如在处理节点间)或以非一致性形式操作(例如至/从本文档来自技高网...
【技术保护点】
一种电子计算器系统（１０），包括：系统存储器（１４）；多个处理器内核（１５Ａ、１５Ｂ），其耦接至该系统存储器，其中，响应侦测到内部系统管理中断（ＳＭＩ）的发生，每一个该处理器内核配置为将与该内部系统管理中断的来源相对应的信息储存至该系统存储器中的系统管理模式（ＳＭＭ）储存状态；输入／输出（Ｉ／Ｏ）集线器（１３Ａ），配置为与每一个该处理器内核进行通讯；其中，响应侦测到该内部系统管理中断，每一个处理器内核还配置为对该输入／输出集线器内的预定端口地址启动输入／输出循环；其中，响应接收到该输入／输出循环，该输入／输出集线器配置为广播系统管理中断消息至该多个处理器内核中的每一个处理器内核；其中，响应接收到该广播系统管理中断消息，每一个该处理器内核还配置为将各自的内部系统管理中断来源信息储存至该系统存储器中的系统管理模式储存状态。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：MT克拉克，J伊利克，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。