可变增益放大电路制造技术

本发明专利技术的目的在于提供一种稳定地进行动作的可变增益电路。本发明专利技术的可变增益放大电路的特征在于，具备：运算放大器，该运算放大器的非反相输入端子被施加规定的电压；反馈电阻，该反馈电阻的一端与运算放大器的反相输入端子相连接，另一端与运算放大器的输出端子相连接；以及可变电阻，该可变电阻的一端被施加输入电压，另一端与运算放大器的反相输入端子相连接。

【技术实现步骤摘要】

本专利技术涉及一种可变增益放大电路。
技术介绍
在光拾取器用IC等集成电路中，有时会使用以所期望的增益来放大输入信号的 可变增益放大电路。图2是表示一般的可变增益放大电路(下面称为VGA Variable Gain Amplifier) 100的结构的图(例如参照专利文献1)。VGA 100构成为包括运算放大器110、 电阻120 122、开关130、131以及电容器140。此外，在此，将电阻120 122的电阻值分 别设为RO R2。例如，在仅接通开关130的情况下，电阻121被连接在运算放大器110的 反相输入端子与输出端子之间。因此，VGA 100的直流增益的大小为R1/R0。另外，例如，在 仅接通开关131的情况下，VGA 100的直流增益的大小为R2/R0。这样，通过控制开关130、 131的接通、断开，VGA 100的直流增益发生变化。此外，连接在运算放大器110的反相输入 端子与输出端子之间的电容器140是对VGA 100的频带进行限制的电容。专利文献1 日本特开2008-301035号公报
技术实现思路
专利技术要解决的问题另外，作为反馈电阻的电阻121、122存在寄生电容。因此，当对开关130、131的接 通、断开进行切换时，运算放大器110的反馈环路中的电容值发生变化，而存在运算放大器 110的相位余裕恶化的情况。另外，当运算放大器110的相位余裕恶化时，VGA 100有时会 进行振荡。本专利技术是鉴于上述问题而完成的，其目的在于提供一种稳定地进行动作的可变增 益电路。用于解决问题的方案为了达到上述目的，本专利技术的一个侧面所涉及的可变增益放大电路具备运算放 大器，该运算放大器的非反相输入端子被施加规定的电压；反馈电阻，该反馈电阻的一端与 上述运算放大器的反相输入端子相连接，另一端与上述运算放大器的输出端子相连接；以 及可变电阻，该可变电阻的一端被施加输入电压，另一端与上述运算放大器的反相输入端 子相连接。专利技术的效果能够提供稳定地进行动作的可变增益电路。 附图说明图1是表示作为本专利技术的一个实施方式的光拾取器用IC 10的结构的图。图2是表示一般的VGA 100的结构的图。附图标记说明10 光拾取器用IC ；20 光电二极管；21 电流电压变换电路；22 =VGA ；23,24 缓 冲放大器；25,26 端子；30,70 运算放大器；31,50 53 电阻；40 控制电路；55 电容器； 60,61 =NMOS 晶体管。具体实施例方式根据本说明书以及附图的记载，至少明确以下事项。图1是表示作为本专利技术的一个实施方式的光拾取器用IC 10的结构的图。光拾取 器用IC 10例如是接收来自光拾取器(未图示)的激光、并将其变换为电信号的电路。光 拾取器用IC 10构成为包括光电二极管20、电流电压变换电路21、VGA 22、缓冲放大器23、 24以及端子25、26。光电二极管20根据所接收的激光的强度生成电流II。电源电压变换电路21是将电流Il变换为电压Vl的电路，构成为包括运算放大器 30以及电阻31。对运算放大器30的非反相输入端子施加基准电压Vrefl。另外，电阻31 被连接在运算放大器30的反相输入端子与输出端子之间。因此，在运算放大器30的输出 端子生成以基准电压Vrefl为中心、根据电流Il的电流值与电阻31的电阻值的积而发生 变化的电压VI。VGA 22是以基于设定数据得到的增益对电压Vl进行放大的电路，构成为包括控 制电路40、电阻50 53、电容器55、NMOS晶体管60、61以及运算放大器70。控制电路40例如根据从微型计算机(未图示)输入的例如两比特的设定数据来 控制NMOS晶体管60、61的导通、截止。此外，控制电路40构成为包括存储设定数据的存储 器。当输入设定数据(0，0)时，控制电路40使NMOS晶体管60、61都截止，当输入设定数据 (1,0)时，控制电路40使NMOS晶体管60导通并使NMOS晶体管61截止。另外，当输入设定 数据(0，1)时，控制电路40使NMOS晶体管60截止并使NMOS晶体管61导通。并且，当输 入设定数据(1，1)时，控制电路40使NMOS晶体管60、61都导通。电阻50 52被串联连接在运算放大器30的输出端子与运算放大器70的反相输 入端子之间。电阻50(第一电阻)和电阻51相连接的节点与NMOS晶体管60 (开关元件) 的漏极相连接，电阻51和电阻52相连接的节点与NMOS晶体管60的源极相连接。另外，电 阻51和电阻52相连接的节点与NMOS晶体管61 (开关元件)的漏极相连接，电阻52和运 算放大器70的反相输入端子相连接的节点与NMOS晶体管61的源极相连接。因此，运算放 大器30的输出端子与运算放大器70的反相输入端子之间所连接的电阻、即运算放大器70 的输入侧电阻的电阻值根据NMOS晶体管60、61的状态而发生变化。此外，电阻50 52相 当于可变电阻，电阻51、52相当于第二电阻，NMOS晶体管60、61相当于开关电路。电阻53是被连接在运算放大器70的反相输入端子与输出端子之间的反馈电阻。 电容器55与电阻53同样地连接在运算放大器70的反相输入端子与输出端子之间。因而， 运算放大器70作为以运算放大器70的输入侧电阻的阻抗与电阻53和电容器55的阻抗 之比对电压Vl进行反相放大的反相放大电路而进行动作。此外，由于对运算放大器70的 非反相输入端子施加了基准电压Vref2，因此运算放大器的输出端子的电压V2以基准电压 Vref2为中心进行变化。缓冲放大器23将以规定的增益对电压V2进行放大后得到的电压Voutl输出到端子25。缓冲放大器M将以规定的增益对电压V2进行反相放大后得到的电压Vout2输出到 端子26。即，通过缓冲放大器23、M对电压V2进行差动放大。[VGA 22的直流增益]在此，对设定了不同的设定数据的情况下从VGA 22输出的电压V2进行说明。此 外，在本实施方式中，将电阻50的电阻值设为R0，将电阻51的电阻值设为rl，将电阻52的 电阻值设为r2，将电阻53的电阻值设为R1，并将NMOS晶体管60的导通电阻设为RonlJf NMOS晶体管61的导通电阻设为Ron2。此外，设导通电阻Ronl、Ron2与电阻rl、r2相比分 别足够小。另外，对电阻50 52、NMOS晶体管61、62进行设计，使得在电阻值R0、rl、r2 之间，RO >> rl > r2 成立，在电阻值 R0、rl//Ronl、r2//Ron2 之间，RO >> rl//Ronl > r2//Ron2成立，其中//表示电阻并联得到的电阻值。因此，由电阻52和导通电阻Ron2决 定的合成电阻比由电阻51和导通电阻Ronl决定的合成电阻小，与电阻50串联连接的合成 电阻的值从电阻50 —侧起按顺序减小。并且，在此设为基准电压Vref2例如为0(零)V。在对控制电路40设定设定数据(0，0)的情况下，NMOS晶体管60、61都截止，因此 VGA 22的直流增益A(0，0)为-Rl/(R0+rl+r2)。此外，下面，将与对控制电路40设定的设 定数据(0，0)相对应的VGA 22的直流增益记载为直流增益A 本文档来自技高网...

【技术保护点】
一种可变增益放大电路，其特征在于，具备：运算放大器，该运算放大器的非反相输入端子被施加规定的电压；反馈电阻，该反馈电阻的一端与上述运算放大器的反相输入端子相连接，另一端与上述运算放大器的输出端子相连接；以及可变电阻，该可变电阻的一端被施加输入电压，另一端与上述运算放大器的反相输入端子相连接。

【技术特征摘要】
JP 2009-10-21 2009-2427111.一种可变增益放大电路，其特征在于，具备运算放大器，该运算放大器的非反相输入端子被施加规定的电压； 反馈电阻，该反馈电阻的一端与上述运算放大器的反相输入端子相连接，另一端与上 述运算放大器的输出端子相连接；以及可变电阻，该可变电阻的一端被施加输入电压，另一端与上述运算放大器的反相输入 端子相连接。2.根据权利要求1所述的可变增益放大电路，其特征在于， 上述可变电阻包括第一电阻，其设置于被施加上述输入电压的节点与上述反相输入端子之间； 第二电阻，其与上述第一电阻串联连接；以及 开关电路，其与上述第二电阻并联连接。3.根据权利要求2所述的可变增益放大电路，其特征在于， 上述第一电阻...

【专利技术属性】
技术研发人员：川岛贵宏，栗原塁，
申请(专利权)人：三洋电机株式会社，三洋半导体株式会社，
类型：发明
国别省市：JP[日本]