一种伪随机码序列发生器制造技术

本实用新型专利技术涉及一种伪随机码序列发生器，其特点是，包含Ｍ序列发生模块、异或模块；上述Ｍ序列发生模块的输出引脚与异或模块的输入引脚连接；上述异或模块的输出引脚与Ｍ序列发生模块的输入引脚连接。本实用新型专利技术由于设有异或模块将输入的两个码长相等、码时钟速率相同的Ｍ序列数据进行模二加的异或运算后，通过异或输出引脚Ｄ１输出伪随机码序列；通过设有的输入模块给移位寄存模块输入不同的二进制序列，能够实现对伪随机码序列的初相位控制；设置不同数量的移位寄存模块，可以生成不同长度的时钟脉冲序列；将异或模块与依次连接的其中任意两个移位寄存模块的数据输出引脚连接，以实现多种不同编码构成的伪随机码序列组。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种序列发生器，特别涉及一种基于复杂可编程逻辑器件(CPLD) 的伪随机码序列发生器。
技术介绍
目前伪随机码序列具有良好的随机性和接近于白噪声的相关函数，使其易于从信 号或干扰中分离出来。伪随机码序列的可确定性和可重复性，使其易于实现相关接收或匹 配接收，有良好的抗干扰性能，因此广泛应用于微机的软件加密。现有技术要实现伪随机 码序列产生电路主要有以下方式一种门电路实现，单个电路设计简单，但随着序列位数增 加，使移位寄存器级数的增长，电路装调困难，且占用的印制板面积较大；另一种用微处理 器编程实现，对编程人员的专业性要求高，还需要额外设置译码电路等外围辅助电路，增加 了成本。
技术实现思路
本技术的目的在于提供一种伪随机码序列发生器，能够在单个芯片上实现伪 随机码序列、最长线性反馈移位寄存器序列(M序列)的发生，能够对上述序列的时钟脉冲 和出相位进行控制。为了达到上述目的，本技术的技术方案是提供一种伪随机码序列发生器，其 特点是，包含M序列发生模块、异或模块；上述M序列发生模块的输出引脚与异或模块的输 入引脚连接；上述异或模块的输出引脚与M序列发生模块的输入引脚连接。上述M序列发生模块包含多个依次连接的移位寄存模块；上述移位寄存模块设有 时钟信号引脚elk、初始输入引脚X、数据输入引脚Y、数据输出引脚Q。上述多个移位寄存模块的每一级移位寄存模块的数据输出引脚Q与相邻一级移 位寄存模块的数据输入引脚Y连接。上述异或模块设有第一输入引脚C、第二输入引脚C2 ；上述第一输入引脚C、第二 输入引脚C2分别与依次连接的多个移位寄存模块其中的任意两个移位寄存模块的数据输 出引脚Q连接。上述伪随机码序列发生器还包含时钟信号模块；上述时钟信号模块分别与M序列 发生模块连接。上述伪随机码序列发生器还包含初始输入模块；上述初始输入模块与M序列发生 模块连接。本技术所述的伪随机码序列发生器与现有技术相比，其优点在于本实用新 型由于设有异或模块将输入的两个码长相等、码时钟速率相同的M序列数据进行模二加的 异或运算后，通过异或输出引脚Dl输出伪随机码序列；本技术由于通过设有的输入模块给移位寄存模块输入不同的二进制序列，能 够实现对伪随机码序列的初相位控制；本技术通过设置不同数量的移位寄存模块，可以生成不同长度的时钟脉冲序 列；本技术通过将异或模块与依次连接的其中任意两个移位寄存模块的数据输 出引脚连接，以实现多种不同编码构成的伪随机码序列组。附图说明图1是本技术伪随机码序列发生器的总体结构逻辑框图。具体实施方式以下结合附图说明本技术的具体实施方式。本实施例中使用Altera公司的MAX7000S系列中的EPM7128S芯片。本实施例中，时钟脉冲周期T与移位寄存模块的级数n，关系为T = 2、-1。因此 能够通过设置多个不同数量的移位寄存模块，来生成不同的时钟脉冲序列。本实施例中设 有4级移位寄存模块，能够生成一个长度为15个时钟脉冲周期的二进制伪随机码序列。请参见图1所示，本技术伪随机码序列发生器包含M序列(最长线性反馈移 位寄存器序列)发生模块10、异或模块20、初始输入模块30、时钟信号模块40。初始输入 模块30、时钟信号模块40分别与M序列发生模块10连接。M序列发生模块10与异或模块 20循环连接；M序列发生模块10的输入作为异或模块20的输出，异或模块20的输出作为 M序列发生模块10的输入。M序列发生模块10包含4个移位寄存模块11。移位寄存模块11设有时钟信号引 脚elk、初始输入引脚X、数据输入引脚Y、数据输出引脚Q。初始输入模块30分别与4个移 位寄存模块11的初始输入引脚X连接，通过输入模块30给移位寄存模块11输入除全零以 外的任何二进制序列作为移位寄存模块11的初始值。通过从初始输入模块30输入不同的 二进制序列，能够实现对本技术伪随机码序列发生器的初相位控制。M序列发生模块 10通过第4级移位寄存模块11的数据输出引脚Q4可以输出一组最长线性反馈移位寄存器 序列(M序列)。4个移位寄存模块11的时钟信号引脚elk分别与时钟信号模块40连接。4个移 位寄存模块11依次连接，其中每一级移位寄存模块11的数据输出引脚Q与相邻一级移位 寄存模块11的数据输入引脚Y连接，Ql与Y2连接，Q2与Y3连接，Q3与Y4连接。因此当 移位时钟脉冲的上升沿到来时，每级移位寄存模块11的输出作为相邻移位寄存模块11的 输入，实现数值的右移。异或模块20设有第一输入引脚Cl、第二输入引脚C2、异或输出引脚D1。异或模块 20的第一输入引脚Cl与第3级移位寄存模块11的数据输出引脚Q3连接，异或模块20的 第二输入引脚C2与第4级移位寄存模块11的数据输出引脚Q4连接。异或模块20将输入 的两个码长相等、码时钟速率相同的M序列数据进行模二加的异或运算后，通过异或输出 引脚Dl输出伪随机码序列。同时输出引脚Dl与第1级移位寄存模块11的数据输入引脚 Yl连接，进行后续的伪随机码序列编码。由于在伪随机码序列的构造中，每改变两个M序列的相对位移就可得到一个新的 伪随机码序列，所以将异或模块20的第一输入引脚Cl、第二输入引脚C2分别与依次连接的 其中任意两个移位寄存模块11的数据输出引脚Q连接，以实现多种不同编码构成的伪随机 码序列组。尽管本技术的内容已经通过上述优选实施例作了详细介绍，但应当认识到 上述的描述不应被认为是对本技术的限制。在本领域技术人员阅读了上述内容后，对4于本技术的多种修改和替代都将是显而易见的。因此，本技术的保护范围应由所 附的权利要求来限定。本文档来自技高网...

【技术保护点】
一种伪随机码序列发生器，其特征在于，包含Ｍ序列发生模块（１０）、异或模块（２０）；所述Ｍ序列发生模块（１０）的输出引脚与异或模块（２０）的输入引脚连接；所述异或模块（２０）的输出引脚与Ｍ序列发生模块（１０）的输入引脚连接。

【技术特征摘要】
一种伪随机码序列发生器，其特征在于，包含M序列发生模块(10)、异或模块(20)；所述M序列发生模块(10)的输出引脚与异或模块(20)的输入引脚连接；所述异或模块(20)的输出引脚与M序列发生模块(10)的输入引脚连接。2.如权利要求1所述的伪随机码序列发生器，其特征在于，所述M序列发生模块(10) 包含多个依次连接的移位寄存模块(11)；所述移位寄存模块(11)设有时钟信号引脚elk、 初始输入引脚X、数据输入引脚Y、数据输出引脚Q。3.如权利要求2所述的伪随机码序列发生器，其特征在于，所述多个移位寄存模块 (11)的每一级移位寄存模块(11)的数据输出引脚Q与相邻一...

【专利技术属性】
技术研发人员：冯筱林，
申请(专利权)人：上海第二工业大学，
类型：实用新型
国别省市：31[]