多处理器核的信息交互和资源分配的方法及系统技术方案

本发明专利技术公开了多处理器核的信息交互和资源分配的方法及系统，所述方法包括：在系统中配置ＩＰＣ阵列模块，其每个端口与一个处理器连接，并在端口配置群发控制寄存器来控制各处理器间进行信息交互；在ＤＭＡ控制器中配置通道申请屏蔽寄存器及与各处理器的中断控制器相连的中断定向寄存器，通道申请输入每个ＤＭＡ控制器的通道申请屏蔽寄存器，通过对通道申请屏蔽寄存器的选择操作来确定相应的ＤＭＡ控制器向对应的通道申请进行响应；响应的ＤＭＡ控制器中的控制逻辑模块发出中断申请，经过中断定向寄存器的选择，发送给对应处理器的中断控制器。本发明专利技术可以使ＳＯＣ资源在多个ＣＰＵ中协调使用，中断和ＤＭＡ资源在多处理器间进行有序、有效分配。

【技术实现步骤摘要】

本专利技术涉及大规模(System on Chip系统级芯片)集成电路的芯片架构，具体涉 及一种由多DSP处理器(Digital Signal I^rocessing数字信号处理)处理器和多CPU(例 如ARM处理器)构成的复杂SOC架构下的信息交互和资源分配的方法及系统。
技术介绍
集成电路SOC被广泛地应用于通信、航空、控制等领域。现代SOC的集成度越 来越高。例如，应用于手机基带及应用芯片的包含MCUWicroControl Unit中文名称为 微控制单元)和DSP处理器在内的多核S0C。手机的多种模式的共存是一种发展趋势， 如支持 GSM(Global System for MobileCommunications 全球移动通讯系统)、W-CDMA 控制器(Wide band CodeDivision Multiple Access 宽带码分多址)/TD-SCDMA 控制器 (TimeDivision-Synchronous Code Division Multiple Access 时分同步的石马分多址)禾口 LTE (Long Term Evolution长期演进)的三模手机。而无线通讯协议的物理层的处理是 通过DSP处理器和硬件加速器共同完成。协议栈的处理通常是在ARM处理器(如ARM9或 ARMl 1)上来实现。LTE可支持上行50Mbps和下行IOOMbps的高速数据传输，其对物理层和 协议栈处理器的MIPS (Million Instructions Per kcond单字长定点指令平均执行速度) 需求非常高。以协议栈处理器为例，ARMll处理器通常在500MHz左右，满足不了 LTE对协 议栈MIPS的需求。为了支持LTE的协议栈的处理，可以研制适合协议栈处理的硬件加速器 或处理器；使用双/多个ARMll处理器来完成协议栈的处理也是一种可行的方法，但是这需 要SOC架构有多DSP处理器和多个CPU。通常，无线通讯Modem的基带处理器是由ARM加DSP处理器的双核SOC系统所组 成。为了支持多模和更高的数据传输速率，如LTE等，SOC系统就成为需要有多个DSP处理 器、多个DMA控制器和多个CPU(ARM)的复杂系统。在这个复杂的SOC系统中，每个处理器 核可以独立完成某项任务，也可以由两个处理器核来共同完成一个任务。SOC系统的资源， 如外设、存储器等如何在多个处理器间协调使用；中断和DMA资源如何进行分配；以及各处 理器间的信息交换等均是亟需解决的技术问题。
技术实现思路
本专利技术要解决的技术问题是针对多核SOC架构，提出一种对其信息交互和资源分 配的解决方法及系统。该SOC系统涉及两个以上的DSP处理器、两个以上的CPU(ARM)和两 个以上的DMA控制器。为了解决上述技术问题，本专利技术提供了一种多处理器核的信息交互和资源分配的 方法，应用于多处理器核系统，包括在所述系统中配置进程间通信(IPC)阵列模块，所述IPC阵列的每个端口与一个 处理器连接，并在所述端口配置群发控制寄存器，通过所述群发控制寄存器的操作控制所 述各处理器间进行信息交互；在直接存储器访问(DMA)控制器中配置通道申请屏蔽寄存器及与各处理器的中 断控制器相连的中断定向寄存器，通道申请输入每个DMA控制器的通道申请屏蔽寄存器， 通过对所述通道申请屏蔽寄存器的选择操作来确定相应的DMA控制器向对应的通道申请 进行响应；响应的DMA控制器中的控制逻辑模块发出中断申请，经过所述中断定向寄存器 的选择，发送给对应处理器的中断控制器。进一步的，在其他中断申请源设备中配置中断定向寄存器，所述其他中断申请源 设备发出的中断申请通过所述中断定向寄存器的选择，发送给对应处理器的中断控制器。进一步的，通过所述通道申请屏蔽寄存器的每一位来控制一个通道的申请，如果 通道申请屏蔽寄存器中一位被置0，则所述位对应的通道的申请未被屏蔽，所述申请在DMA 控制器中获得响应，产生相应DMA操作；如果所述通道申请屏蔽寄存器中一位被置1，则所 述位对应的通道的申请被屏蔽，所述申请不会被DMA控制器响应，不产生DMA操作。进一步的，中断定向寄存器占用若干比特，选用不同比特的取值代表不同的处理 器的中断控制器，通过配置所述中断定向寄存器将中断申请分配到不同的处理器。进一步的，在各处理器的中断控制器内部，配置中断申请屏蔽寄存器，通过对所述 中断申请屏蔽寄存器的选择操作来确定相应的处理器对其他中断申请源设备发出的中断 申请进行响应。进一步的，所述中断申请屏蔽寄存器中每一位来控制一个中断申请，当所述中断 申请屏蔽寄存器中一位被置0，则所述位对应的中断申请未被屏蔽，该处理器响应该中断申 请；当所述中断申请屏蔽寄存器中一位被置1，则所述位对应的中断申请被屏蔽，所述中断 申请不会被处理器响应。为了解决上述技术问题，本专利技术还提供了一种多处理器核的信息交互和资源分配 的系统，包括若干处理器、若干直接存储器访问(DMA)控制器及其他中断申请源设备，其 中，进程间通信(IPC)阵列模块，其每个端口与一个处理器连接，并在所述端口配置 群发控制寄存器，通过所述群发控制寄存器的操作控制所述各处理器间进行信息交互；其中，所述DMA控制器，还包括通道申请屏蔽寄存器及与各处理器的中断控制器 相连的中断定向寄存器，通道申请输入每个DMA控制器的通道申请屏蔽寄存器，通过对所 述通道申请屏蔽寄存器的选择操作来确定相应的DMA控制器向对应的通道申请进行响应； 响应的DMA控制器中的控制逻辑模块发出中断申请，经过所述中断定向寄存器的选择，发 送给对应处理器的中断控制器。进一步的，所述其他中断申请源设备，包括中断定向寄存器，用于将所述中断申 请源设备发出的中断申请发送给对应处理器的中断控制器。进一步的，所述通道申请屏蔽寄存器，其每一位用于控制一个通道的申请，当所述 通道申请屏蔽寄存器中一位被置0，则所述位对应的通道的申请未被屏蔽，所述申请在DMA 控制器中获得响应，产生相应DMA操作；当所述通道申请屏蔽寄存器中一位被置1，则所述 位对应的通道的申请被屏蔽，所述申请不被DMA控制器响应。进一步的，所述中断定向寄存器，选用不同比特的取值代表不同的处理器的中断 控制器，用于将中断申请分配到不同的处理器中的中断控制器。进一步的，各处理器的中断控制器，还包括中断申请屏蔽寄存器，通过选择操作来确定相应的处理器的中断控制器对所述其他中断申请源设备发出的中断申请进行响应。进一步的，所述中断申请屏蔽寄存器，其每一位用于控制一个中断申请，当所述中 断申请屏蔽寄存器中一位被置0，则所述位对应的中断申请未被屏蔽，该处理器中的中断控 制器响应该中断申请；当所述中断申请屏蔽寄存器中一位被置1，则所述位对应的中断申 请被屏蔽，所述中断申请不被处理器中的中断控制器响应。本专利技术的有益技术效果应用本专利技术在复杂的SOC系统中，可以使每个处理器核独立完成某项任务，也可 以由两个处理器核来共同完成同一个任务。使得SOC的资源在多个CPU中协调使用，中断 和DMA资源在多处理器间进行有序、有效分配，并保证了各处理器间的信息交换。附图说明图1是本专利技术实施例中多核处理器的SOC芯片架构的系统结构图。图2是本专利技术实施例中以四个处理器核为本文档来自技高网...

【技术保护点】
一种多处理器核的信息交互和资源分配的方法，应用于多处理器核系统，其特征在于，包括：在所述系统中配置进程间通信（ＩＰＣ）阵列模块，所述ＩＰＣ阵列模块的每个端口与一个处理器连接，并在所述端口配置群发控制寄存器，通过所述群发控制寄存器的操作控制所述各处理器间进行信息交互；在直接存储器访问（ＤＭＡ）控制器中配置通道申请屏蔽寄存器及与各处理器的中断控制器相连的中断定向寄存器，通道申请输入每个ＤＭＡ控制器的通道申请屏蔽寄存器，通过对所述通道申请屏蔽寄存器的选择操作来确定相应的ＤＭＡ控制器向对应的通道申请进行响应；响应的ＤＭＡ控制器中的控制逻辑模块发出中断申请，经过所述中断定向寄存器的选择，发送给对应处理器的中断控制器。

【技术特征摘要】

【专利技术属性】
技术研发人员：陶建平，王吉文，方应龙，汪坚，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94[中国|深圳]