一种基于系统级芯片的高速数据流加密传输方法技术方案

一种基于系统级芯片的高速数据流加密传输方法，涉及计算机技术领域。本发明专利技术的方法步骤为：①在第ｎ个周期，通讯接口一接收数据包ａ并存放在ＲＡＭ１内；ＲＡＭ２中的数据包ｂ加密；ＲＡＭ３中经加密的数据包ｄ信息经通讯接口二发送出去；②在第ｎ＋１个周期，ＲＡＭ１中的数据包ａ加密；ＲＡＭ２中经加密的数据包ｂ信息经通讯接口二发送出去；通讯接口一接收数据包ｅ并存放在ＲＡＭ３内；③在第ｎ＋２个周期，ＲＡＭ１中经加密的数据包ａ信息经通讯接口二发送出去；通讯接口一接收数据包ｃ并存放在ＲＡＭ２内；ＲＡＭ３中的数据包ｅ加密。本发明专利技术利用系统级芯片ＳＯＣ内的硬件模块完成数据的加密和高速传输功能，具有安全度高、传输速度快的特点。

【技术实现步骤摘要】

本专利技术涉及计算机
，特别是基于系统级芯片的高速数据流加密传输方法。
技术介绍
计算机技术的发展，使移动存储设备代替纸张逐渐成为信息传递的主要方式， 无纸化办公也逐渐成为行业用户的主要办公方式；随着电子商务、数字管理以及移动办 公等现代行业的迅猛发展，行业用户(政府、企业、军队、涉密机关)对安全通讯及移动 存储设备的数据安全要求越来越高。但是移动介质存在着众多安全隐患，数据的随意拷 贝、数据的任意打印、移动介质的丢失等均能导致信息的泄密或被盗；病毒、黑客的入 侵使网际信息传输赤裸裸的呈现在不法分子面前。所以如何保证信息保存及传递的过程 中的数据安全，成为安全通讯和移动存储设备重点需要解决的问题。安全移动存储设备 替代普通移动存储设备的趋势越来越明显。目前市场上针对安全移动存储、安全通讯方面的数据流加密设备主要采用软件 加密或数据分段加密的方式，这些方式安全度低，很容易被攻破，不适合政府、部队、 涉密机关和企业等安全度要求高的行业用户对重要数据的携带、保存和传输。另外一种 安全移动存储设备的解决方案采用的是CPU实时搬运数据的方式，这种方式虽比前一种 方式安全，但是其速度大大降低，仅为400KB/S，对于移动存储设备20MB/S的速度要求 远远不够。
技术实现思路
为了克服上述现有技术中存在的不足，本专利技术的目的是提供一种基于系统级芯 片的高速数据流加密传输方法。它利用系统级芯片SOC内的硬件模块完成数据的加密和 高速传输功能，具有安全度高、传输速度快的特点。为了达到上述专利技术目的，本专利技术的技术方案以如下方式实现，它使用的系统级芯片包括相 互连接的通讯接口一、加密模块和通讯接口二，通讯接口一的输入端和通讯接口二的输 出端分别连接数据通路。系统级芯片上还包括分别对通讯接口一、加密模块和通讯接 口二进行控制的CPU以及在同一周期内分别对应三个不同数据包的三个随机存储模块 RAMI、RAM2和RAM3。高速数据流加密传输的步骤为①η为自然数，在第η个周期，通讯接口一从数据通路接收数据包a并存放在 RAMI内；加密模块对RAM2中的数据包b加密；RAM3中经加密的数据包d信息经通 讯接口二发送出去；②在第n+1个周期，加密模块对RAMI中的数据包a加密；RAM2中经加密的数 据包b信息经通讯接口二发送出去；通讯接口一从数据通路接收数据包e并存放在RAM3 内；③在第n+2个周期，RAMI中经加密的数据包a信息经通讯接口二发送出去； 通讯接口一从数据通路接收数据包c并存放在RAM2内；加密模块对RAM3中的数据包 e加密。在上述传输方法中，所述通讯接口一和通讯接口二采用双端口的USB2.0、 SATA、PATA或者Ethernet接口。加密模块采用安全等级高、执行速度快的对称算法。本专利技术由于采用了上述方法，利用SOC芯片中的硬件模块和流水线式的数据处 理方式实现数据的加密和传输。加密模块完成对数据流的快速加密，高速的通讯接口一 和通讯接口二完成数据的传输，每一个步骤均由专门的硬件模块负责，使大批量的数据 真正安全的流动起来。一包数据在加密的同时另两包数据在高速传输，从而实现了 对数 据流的实时加密传输，进而满足了安全移动存储、安全通讯等领域在速度和安全上的需 求。同现有技术相比，本专利技术方法具有如下特点1.加密和传输数据完全由SOC芯片实现，依靠的代码量非常少，硬件实现比软 件实现的速度要快十几倍甚至几十倍；2.在SOC内部采用流水线架构，使得在同一个周期内并行执行3个模块，同时 完成3个任务，大大缩短了平均一包数据处理时间；3.改变了 CPU传统的管理方式，其仅作为加密模块和两个通讯接口的控制端， 而不在数据搬运的通路上，避免因CPU执行冗长的代码而占用过多的时间；4.两个高速的通讯接口使数据的接收和发送分开，同一时间可以接收一包数据 并发送另外一包数据；5.加密模块内部集成了高速、高安全度的加密算法，使数据以密文的形式在通 路上出现，保证数据的安全。下面结合附图和具体实施方式对本专利技术作进一步说明。 附图说明图1为使用本专利技术方法的系统级芯片的结构示意图；图2为本专利技术方法中使用的流水线式数据处理方式示意图；图3为本专利技术方法实施例中三个周期内的数据传输切换示意图。具体实施例方式参看图1至图3，使用本专利技术方法基于的系统级芯片包括相互连接的通讯接口 一、加密模块和通讯接口二，通讯接口一的输入端和通讯接口二的输出端分别连接数据 通路。通讯接口一和通讯接口二采用双端口的USB2.0、SATA、PATA或者Ethernet接 口 ；加密模块可采用安全等级高、执行速度快的对称算法。系统级芯片上还包括分别对 通讯接口一、加密模块和通讯接口二进行控制的CPU以及在同一周期内分别对应三个不 同数据包的三个随机存储模块RAMI、RAM2和RAM3。高速数据流加密传输的步骤 为①η为自然数，在第η个周期，通讯接口一从数据通路接收数据包a并存放在 RAMI内；加密模块对RAM2中的数据包b加密；RAM3中经加密的数据包d信息经通 讯接口二发送出去；②在第n+1个周期，加密模块对RAMI中的数据包a加密；RAM2中经加密的数 据包b信息经通讯接口二发送出去；通讯接口一从数据通路接收数据包e并存放在RAM3 内；③在第n+2个周期，RAMI中经加密的数据包a信息经通讯接口二发送出去； 通讯接口一从数据通路接收数据包c并存放在RAM2内；加密模块对RAM3中的数据包 e加密。如图2所示，本专利技术方法在数据加密传输的过程中采用了 Pipe line(流水线)的 数据处理方式，可使数据处理速度较通常的单数据包传送提高两倍。本专利技术方法在处理 一个数据包时将整个过程分解为3部分接收、加密和发送，CPU在每完成一步时仅对 这3个模块进行控制，不做数据处理，程序量非常少，大大减少了 CPU执行程序所占用 的时间。大批数据需要处理时，每个时间周期内可同时完成3包数据中的其中一步，也 就是说平均一个时间周期处理一包数据，该时间周期即为朽96 1丨1^周期19&0(1。但在一 个周期内必须保证3步全部执行完毕，CPU才可以对这3个模块进行控制。Ttx为数据发送周期、Trx为数据接收周期、Tsec为数据加密周期、Tsys为CPU 控制周期，由图2中可见Pipe line数据处理周期为Tperiod = (Max (Ttx, Trx, Tsec) +Tsys)在此过程中如果3个阶段的处理时间相近，处理周期Tperiod明显减少为通常的 单数据包传送周期的1/3左右，一个周期处理一包数据，速度提高2倍。如图3所示，本专利技术方法中采用了数据存储域切换的方法，保证在一个处理周 期内同时对3包数据分别处理。通讯接口一、加密模块和通讯接口二中的每个功能模块 分别对应一个RAM模块。在第η个周期，通讯接口一接收数据包a并存放在RAMI内； 在第n+1个周期，将RAMI切换对应到加密模块，将RAMI中的数据包a加密；在第 n+2个周期，将RAMI切换对应到通讯接口二，并将RAMI中加密的数据包a信息发送 出去，完成数据包a的处理过程。为了实现Pipe Line的流水线工作方式，在同一个周期内要同时处理3包数据。 在第η个周期接收数据到RAMI，加密RAM2中的数据，本文档来自技高网...

【技术保护点】
一种基于系统级芯片的高速数据流加密传输方法，它使用的系统级芯片包括相互连接的通讯接口一、加密模块和通讯接口二，通讯接口一的输入端和通讯接口二的输出端分别连接数据通路，系统级芯片上还包括分别对通讯接口一、加密模块和通讯接口二进行控制的ＣＰＵ以及在同一周期内分别对应三个不同数据包的三个随机存储模块ＲＡＭ１、ＲＡＭ２和ＲＡＭ３，高速数据流加密传输的步骤为：①ｎ为自然数，在第ｎ个周期，通讯接口一从数据通路接收数据包ａ并存放在ＲＡＭ１内；加密模块对ＲＡＭ２中的数据包ｂ进行加密；ＲＡＭ３中经加密的数据包ｄ信息经通讯接口二发送出去；②在第ｎ＋１个周期，加密模块对ＲＡＭ１中的数据包ａ加密；ＲＡＭ２中经加密的数据包ｂ信息经通讯接口二发送出去；通讯接口一从数据通路接收数据包ｅ并存放在ＲＡＭ３内；③在第ｎ＋２个周期，ＲＡＭ１中经加密的数据包ａ信息经通讯接口二发送出去；通讯接口一从数据通路接收数据包ｃ并存放在ＲＡＭ２内；加密模块对ＲＡＭ３中的数据包ｅ加密。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘曼，艾方，李伟，文胜利，
申请(专利权)人：同方股份有限公司，
类型：发明
国别省市：11