突发处理制造技术

本申请涉及突发处理。本文描述了包括着色器核心的GPU。着色器核心包括：主处理部分和子处理器。主处理部分包括调度器、指令高速缓存、多个寄存器和多个ALU。子处理器独立于主处理部分进行操作，并且包括突发调度器、多个寄存器和多个ALU。子处理器被布置成执行突发，其中突发包括可以原子地执行并且从程序中提取的至少一组指令。主处理部分执行程序的经修改版本，其中通过用触发突发的执行的指令替换突发中的指令来从程序创建的经修改的程序。子处理器中的寄存器用于存储由子处理器执行的突发的一个或更多个源和/或结果。

【技术实现步骤摘要】

本专利技术涉及gpu(图形处理单元)内的调度方法，其中从程序中提取指令突发，使得它们可以被单独地调度和执行。本专利技术还涉及被设计成执行这些指令突发的gpu硬件。

技术介绍

1、gpu中的寄存器堆(register file)用于存储由执行核心(例如，由着色器核心内的算术逻辑单元alu)执行的操作的操作数。这些寄存器堆在gpu内的sram(静态随机存取存储器)中实现，sram比用作主存储器(例如，片外存储器)的dram(动态随机存取存储器)更具功率和面积效率。gpu需要大容量的寄存器堆以支持大量的并行线程。当线程由于某种原因(例如，由于执行存储器访问时的延迟)而无法进行时，gpu在正在运行的线程之间切换，但这需要在每个指令结束时将数据保存到寄存器堆。

2、下面描述的实施例仅通过示例的方式提供，并且不限制解决已知gpu硬件和gpu调度方法的任何或所有缺点的实现方式。

技术实现思路

1、提供本概述来以简化的形式引入下面在详细描述中进一步描述的一些挑选出的概念。本概述不意图示出要求保护的主题的关键特征或本文档来自技高网...

【技术保护点】

1.一种包括着色器核心的图形处理单元GPU，所述着色器核心包括：

2.根据权利要求1所述的GPU，其中，所述子处理器中的所述多个寄存器是基于触发器的寄存器。

3.根据权利要求1所述的GPU，其中，所述GPU还包括突发指令高速缓存，并且其中，所述指令高速缓存被布置成缓存来自所述经修改的程序的指令，并且所述突发指令高速缓存被布置成缓存来自所述突发的指令。

4.根据权利要求1所述的GPU，其中，能够原子地执行的所述至少一组指令包括一组相互依赖的指令。

5.根据权利要求1所述的GPU，其中，所述子处理器被布置为执行B个突发，其中B是整数。

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【技术特征摘要】

1.一种包括着色器核心的图形处理单元gpu，所述着色器核心包括：

2.根据权利要求1所述的gpu，其中，所述子处理器中的所述多个寄存器是基于触发器的寄存器。

3.根据权利要求1所述的gpu，其中，所述gpu还包括突发指令高速缓存，并且其中，所述指令高速缓存被布置成缓存来自所述经修改的程序的指令，并且所述突发指令高速缓存被布置成缓存来自所述突发的指令。

4.根据权利要求1所述的gpu，其中，能够原子地执行的所述至少一组指令包括一组相互依赖的指令。

5.根据权利要求1所述的gpu，其中，所述子处理器被布置为执行b个突发，其中b是整数。

6.根据权利要求5所述的gpu，其中，b＝2。

7.根据权利要求5所述的gpu，其中，所述子处理器中的所述寄存器包括用于所述b个突发中的每一个的独立寄存器集合。

8.根据权利要求1所述的gpu，其中，所述子处理器包括从所述子处理器中的alu的输出端到所述子处理器中的alu的输入端的转发路径。

9.根据权利要求1所述的gpu，其中，所述子处理器中的所述寄存器包括第一多个寄存器和第二多个寄存器，所述第一多个寄存器被布置成存储用于所述突发中的指令的源操作数，所述第二多个寄存器被布置成存储由所述突发中的指令生成的结果。

10.一种在图形处理单元gpu上执行程序的方法，其中，所述程序被分成经修改的程序和突发，其中，所述突发包括至少一组指令，所述至少一组指令能够原子地执行并且从所述程序中提取并且被触发指令替换以形...

【专利技术属性】
技术研发人员：马克·谢泼德，W·托马斯，大卫·柳西，A·德梅尔，
申请(专利权)人：想象技术有限公司，
类型：发明
国别省市：