一种指令多通道并发的处理器访存优化实现方法及系统技术方案

本公开提供了一种指令多通道并发的处理器访存优化实现方法及系统，涉及处理器集成电路技术领域，包括获取待执行的Load指令和Store指令；将多条访存指令分配至各个独立并行处理的访存通道，每个访存通道包括Load访存通道和Store访存通道；Load访存通道内设置独立的Load队列和RAW检查队列，Store访存通道内设置独立的Store队列、STD队列以及Store Buffer队列；Load指令在Load访存通道内依次经过地址生成、TLB并行查询、L1Cache访问、RAW检查与数据前推以及数据写回阶段；对Store指令进行地址与数据分离处理，地址部分进入Store队列，数据部分进入STD队列，然后进行合并，将同一Cache Line上的多个Store操作合并为一次写入，合并后数据写入Store Buffer队列，再由Store Buffer队列统一提交缓存。

【技术实现步骤摘要】

本公开涉及处理器集成电路，具体涉及一种指令多通道并发的处理器访存优化实现方法及系统。

技术介绍

1、本部分的陈述仅仅是提供了与本公开相关的
技术介绍
信息，不必然构成在先技术。

2、随着大数据、云计算、人工智能等高负载应用的兴起，处理器的性能瓶颈逐步从算术运算转向访存子系统。传统的流水线处理器由于指令级并行度有限，难以满足现代应用对高带宽、低延迟存取的需求。超标量(superscalar)和乱序执行(out-of-orderexecution)架构成为主流，通过多发射和动态调度提升指令吞吐量。然而，访存单元作为连接处理器核心与存储层级的关键模块，其性能直接限制了整体系统的运行效率。

3、risc-v作为新兴的开源指令集架构，因其简洁、模块化、可扩展等优势，已成为学术界和工业界广泛采用的主流isa。risc-v处理器的访存单元主要负责处理load/store类型指令，实现对数据缓存(l1/l2 cache)、tlb、主存等的访问。risc-v处理器的访存单元的关键设计对实现数据的高效访问至关重要。

4、目前对risc-v超标量本文档来自技高网...

【技术保护点】

1.一种指令多通道并发的处理器访存优化实现方法，其特征在于，包括：

2.如权利要求1所述的一种指令多通道并发的处理器访存优化实现方法，其特征在于，通过乱序调度单元将待执行的访存指令根据资源占用和调度优先级分配至各访存通道，每个访存通道独立处理Load指令和Store指令；其中，采用动态负载均衡算法，实时监控各访存通道队列深度以及资源利用率，根据资源占用、指令类型和优先级动态调整分配策略，确保各访存通道负载均衡。

3.如权利要求1所述的一种指令多通道并发的处理器访存优化实现方法，其特征在于，Load访存通道内设置的RAW检查队列用于进行Load指令和Store指令之...

【技术特征摘要】

1.一种指令多通道并发的处理器访存优化实现方法，其特征在于，包括：

2.如权利要求1所述的一种指令多通道并发的处理器访存优化实现方法，其特征在于，通过乱序调度单元将待执行的访存指令根据资源占用和调度优先级分配至各访存通道，每个访存通道独立处理load指令和store指令；其中，采用动态负载均衡算法，实时监控各访存通道队列深度以及资源利用率，根据资源占用、指令类型和优先级动态调整分配策略，确保各访存通道负载均衡。

3.如权利要求1所述的一种指令多通道并发的处理器访存优化实现方法，其特征在于，load访存通道内设置的raw检查队列用于进行load指令和store指令之间的读后写相关性检测，在load指令发射阶段提前获知前序store指令的地址与数据状态，并实时记录，每个load通道均能并行访问raw检查队列，检测是否存在相关store指令，当检测到相关store数据已在store队列或store buffer中，load指令直接通过前推机制获取数据，无需等待store数据写回主存或cache。

4.如权利要求1所述的一种指令多通道并发的处理器访存优化实现方法，其特征在于，将store指令的地址部分与数据部分分离处理，地址部分由store队列独立管理，数据部分通过std队列独立存储，当store指令的两部分信息均到位后，通过合并机制将合并数据写入store buffer队列，并采用年龄向量管理，确保store指令按顺序提交写入；地址合并机制支持对同一cache line的多次写入进行合并，减少写回压力。

5.如权利要求1所述的一种指令多通道并发的处理器访存优...

【专利技术属性】
技术研发人员：张云龙，朱顺意，张鹏，贾良陈，
申请(专利权)人：山东领能电子科技有限公司，
类型：发明
国别省市：