一种时钟树综合方法、计算机设备、可读存储介质和程序产品技术

本发明专利技术涉及芯片设计领域的一种时钟树综合方法、计算机设备、可读存储介质和程序产品，时钟树综合方法中步骤包括聚类、降延迟、降功耗及做平，本方法通过在时钟树综合流程中采用新的详细布局方式，将详细布局调整到降功耗阶段和做平阶段之间，使得进行详细布局的时机更加科学，减小了详细布局中摆放位置合法化对时序器件的移动，使得时钟树综合的结果更接近理论预期。利用边界框限制了计算候选位置时的搜索范围，通过位置保持参数实现了详细布局中器件移动范围的可控性，同时由于时序器件的位置变化更小，时钟树综合的结果质量也更加稳定，特别是在较低的最大摆放密度约束下，本方法可以降低详细布局导致的时钟树综合的结果质量的恶化。

【技术实现步骤摘要】

本专利技术涉及芯片设计领域，特别涉及一种时钟树综合方法、计算机设备、可读存储介质和程序产品。

技术介绍

1、时钟树综合是超大规模集成电路芯片设计流程中的重要环节，时钟树综合的目的是生成一个从时钟源信号到各个寄存器的树状结构，使得时钟信号通过这个树状结构到达寄存器的延迟尽可能小，且不同寄存器的到达时间偏差不大，保证芯片上的时序器件可以正常工作。

2、时钟树综合过程中，为了构建完整的时钟树会加入很多缓冲器(buffer)或反相器(inverter)用来传播时钟信号，这些缓冲器需要及时地摆放到合法位置。一些其他的时序器件，比如集成时钟门控在时钟树综合时也需要重新调整大小和位置。这些过程都需要用到详细布局的操作。这一步是将已摆放的缓冲器进行位置合法化操作，解决重叠，拥塞等问题，此时计算出的坐标就是最终实际摆放的坐标。但现有的时钟树综合中的详细布局会带来很多不必要的器件移动，这些不必要的移动会造成缓冲器最终摆放的位置离时钟树综合本身计算出的合适位置相去甚远，最终带来结果质量的恶化。另外，由于详细布局的结果本身受多线程不确定性的影响，这样还会增加结果质量的本文档来自技高网...

【技术保护点】

1.一种时钟树综合方法，其特征在于：提供布局后的芯片设计版图文件，芯片设计版图文件中包括寄存器的物理和时序信息，对芯片设计版图文件进行时钟树综合，时钟树综合的步骤依次包括聚类、降延迟、降功耗及做平；聚类阶段，根据寄存器的物理和时序信息对寄存器进行分组，构建初始时钟树结构并初步插入缓冲器；降延迟阶段，调整缓冲器的大小和位置、并继续插入新的缓冲器；降功耗阶段，调整缓冲器的尺寸并插入时钟门控；做平阶段，插入平衡单元并进行合法化放置；在降功耗阶段后和做平阶段前进行第一次详细布局，完成时钟树综合的全部步骤后进行第二次详细布局，构建完成芯片设计版图的时钟网络。

2.根据权利要求1所述的一...

【技术特征摘要】

1.一种时钟树综合方法，其特征在于：提供布局后的芯片设计版图文件，芯片设计版图文件中包括寄存器的物理和时序信息，对芯片设计版图文件进行时钟树综合，时钟树综合的步骤依次包括聚类、降延迟、降功耗及做平；聚类阶段，根据寄存器的物理和时序信息对寄存器进行分组，构建初始时钟树结构并初步插入缓冲器；降延迟阶段，调整缓冲器的大小和位置、并继续插入新的缓冲器；降功耗阶段，调整缓冲器的尺寸并插入时钟门控；做平阶段，插入平衡单元并进行合法化放置；在降功耗阶段后和做平阶段前进行第一次详细布局，完成时钟树综合的全部步骤后进行第二次详细布局，构建完成芯片设计版图的时钟网络。

2.根据权利要求1所述的一种时钟树综合方法，其特征在于：提供芯片设计的时序要求，并结合芯片设计版图文件计算参考点坐标；根据参考点坐标计算得到放置缓冲器的候选位置的候选点坐标，计算候选位置时在参考点坐标处设置边界框，在边界框范围内寻找候选点坐标。

3.根据权利要求2所述的一种时钟树综合方法，其特征在于：在边界框范围内无法找到符合要求的候选位置时，将参考点设置为候选点，将缓冲器摆放在参考点坐标处。

4.根据权利要求3所述的一种时钟树综合方法，其特征在于：边界框设置为以参考点为中心，边长为30倍标准单元高度的矩形。

【专利技术属性】
技术研发人员：李相茹，郑文迪，王彬潇，
申请(专利权)人：华芯巨数杭州微电子有限公司，
类型：发明
国别省市：