一种纳秒量级延时的晶体管可靠性测试系统及方法技术方案

一种纳秒量级延时的晶体管可靠性测试系统及方法，属于晶体管测试技术领域。该测试系统分为3部分：分别是电压应力值及应力时长控制模块、电流控制模块、硬开关瞬态及导通电阻测试模块。分别用来控制待测晶体管所受漏极电压应力值及漏极电压应力时长；硬开关测试时电流大小；导通时长。测试系统通过硬件电路处理信号，可以将输入的单路脉冲信号转化出带有“死区时间”的两路反相的脉冲信号，提高了测试系统的安全性。只需对3个模块分别输入一个脉冲信号即可灵活调控待测晶体管漏极电压应力时长、电流、导通时长。仿真及实验证明漏极电压应力结束切换到测试状态的测量延时为纳秒量级，对于实时监测晶体管漏极电压应力后性能退化具有重要意义。

【技术实现步骤摘要】

本专利技术属于晶体管测试领域，具体涉及一种纳秒量级延时的晶体管可靠性测试系统及方法，该系统及方法可实现晶体管在任意漏极电压应力值、漏极电压应力时长、负载电流下纳秒量级延时的开关特性及动态导通电阻测试。

技术介绍

1、双脉冲电路可以研究晶体管同时经受漏极电压应力、负载电流时硬开关特性。双脉冲电路测试方法为在待测晶体管栅极施加两个连续的脉冲，使待测晶体管连续开关两次，晶体管导通时高压电源给负载电感充电，晶体管关断时，负载电感中电流经过二极管续流并逐渐放电。控制待测晶体管第一次的开启时长可以精准控制第一次功率电感充电结束时的电流，待测晶体管第一次的导通时长一般为2到10微秒。随后关断待测晶体管约1到3微秒后再次开通待测晶体管。第二次开启待测晶体管时，待测晶体管同时承受较大漏极电压、漏极电流的切换，为硬开关过程。研究待测晶体管第二次开启的瞬态过程和第二次导通时的导通电阻可分析其漏极电压应力后退化情况。

2、传统的双脉冲电路无法控制晶体管漏极电压应力时间，并且从漏极电压应力结束后切换到测量状态一般包含较长的测量延时，延时时间包括第一次开启待测晶体管的时间本文档来自技高网...

【技术保护点】

1.一种纳秒量级延时的晶体管可靠性测试系统，其特征在于，包括电压应力值及应力时长控制模块、电流控制模块、硬开关瞬态及导通电阻测试模块，所述的电压应力值及应力时长控制模块、电流控制模块、硬开关瞬态及导通电阻测试模块均分别包括逻辑电路和功率电路两部分；

2.根据权利要求1所述的纳秒量级延时的晶体管可靠性测试系统，其特征在于，电压应力值及应力时长控制模块的逻辑电路部分包括NMOS晶体管、电阻、电容、肖特基二极管、栅极驱动芯片；电压应力值及应力时长控制模块的功率电路部分包括NMOS功率晶体管/或PMOS和NMOS功率晶体管、功率电阻、稳压二极管；其中的逻辑电路将输入的一路脉冲信号转化...

【技术特征摘要】

1.一种纳秒量级延时的晶体管可靠性测试系统，其特征在于，包括电压应力值及应力时长控制模块、电流控制模块、硬开关瞬态及导通电阻测试模块，所述的电压应力值及应力时长控制模块、电流控制模块、硬开关瞬态及导通电阻测试模块均分别包括逻辑电路和功率电路两部分；

2.根据权利要求1所述的纳秒量级延时的晶体管可靠性测试系统，其特征在于，电压应力值及应力时长控制模块的逻辑电路部分包括nmos晶体管、电阻、电容、肖特基二极管、栅极驱动芯片；电压应力值及应力时长控制模块的功率电路部分包括nmos功率晶体管/或pmos和nmos功率晶体管、功率电阻、稳压二极管；其中的逻辑电路将输入的一路脉冲信号转化为带有“死区时间”的两路反相的脉冲信号，并将两路脉冲信号输入功率电路；功率电路基于两路脉冲信号控制该模块半桥电路的导通情况，进而控制桥臂中点电压。

3.根据权利要求1所述的纳秒量级延时的晶体管可靠性测试系统，其特征在于，电流控制模块的逻辑电路部分包括栅极驱动芯片；电流控制模块的功率电路部分包括nmos功率晶体管、肖特基二极管、功率电感；其中的逻辑电路将输入的一路脉冲信号转化为“具备输出瞬态大电流能力”的脉冲信号，并将脉冲信号输入功率电路；功率电路基于脉冲信号控制nmos功率晶体管导通情况，进而控制功率电感的电流。

4.根据权利要求1所述的纳秒量级延时的晶体管可靠性测试系统，其特征在于，硬开关瞬态及导通电阻测试模块的逻辑电路部分包括nmos晶体管、电阻、电容、肖特基二极管、栅极驱动芯片；硬开关瞬态及导通电阻测试模块的功率电路部分包括nmos功率晶体管/或pmos和nmos功率晶体管、功率电阻、稳压二极管；逻辑电路将输入的一路脉冲信号转化为带有“死区时间”的两路反相的脉冲信号，并将两路脉冲信号输入功率电路；功率电路基于两路脉冲信号控制该模块半桥电路的导通情况，进而控制待测晶体管是否导通以及待测晶体管漏极连接位置。

5.根据权利要求1或2所述的纳秒量级延时的晶体管可靠性测试系统，其特征在于，电压应力值及应力时长控制模块的逻辑电路部分包括nmos晶体管qa3、电阻r1-r4、电容c1-c2、肖特基二极管d5、栅极驱动芯片ua1和ua2；其中，nmos晶体管qa3的栅极连接va0端，nmos晶体管qa3的漏极连接电阻r1和r2的一端，电阻r1的另一端与vcc连接；电阻r2的另一端连接电容c1的一端和栅极驱动芯片ua1的输入端in，电容c1的另一端连接nmos晶体管qa3的源极和栅极驱动芯片ua1的接地端gnd，栅极驱动芯片ua1的输出端out为vga1端；电阻r3的一端连接va0端，电阻r3的另一端连接电阻r4的一端，电阻r4的另一端连接电容c2的一端和肖特基二极管d5的阳极，并与栅极驱动芯片ua2的输入端in相连接，肖特基二极管d5的阴极连接电阻r3和电阻r4的共同连接端；电容c2的另一端连接栅极驱动芯片ua2的接地端gnd1，栅极驱动芯片ua2的输出端out和接地端gnd2分别为vga2端和vsa2端；

6.根据权利要求1或3所述的纳秒量级延时的晶体管可靠性测试系统，其特征在于，电流控制模块的逻辑电路部分包括栅极驱动芯片ub1；栅极驱动芯片ub1的输入端in连接vb0，输出端ou...

【专利技术属性】
技术研发人员：罗锋，胡志昊，谭琨，胡存刚，肖知明，曹文平，朱文杰，李牧恩，
申请(专利权)人：中天微天津电子科技有限公司，
类型：发明
国别省市：