公开了削减进行ＬＤＰＣ－ＣＣ（Ｌｏｗ－Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ－Ｃｈｅｃｋ ＣｏｎｖｏｌｕｔｉｏｎａｌＣｏｄｅｓ：低密度奇偶校验卷积码）编码和解码所需的终止序列的量，抑制传输效率的劣化，并且进行纠错编码和纠错解码的ＬＤＰＣ－ＣＣ编码器和ＬＤＰＣ－ＣＣ解码器。在ＬＤＰＣ－ＣＣ编码器（４００）中，加权控制单元（４７０）存储以ＬＤＰＣ－ＣＣ校验矩阵（１００）为基准的加权图案（４７５）以及以变形了ＬＤＰＣ－ＣＣ校验矩阵（１００）所得的校验矩阵（３００）为基准的加权图案（４７６），在输入比特为信息序列时，使用加权图案（４７５），在输入比特为终止序列时，使用使与校验比特ｖ↓［２，ｔ］相乘的加权值为０的加权图案（４７６），控制与多个移位寄存器（４１０－１至４１０－Ｍ以及４３０－１至４３０－Ｍ）的输出相乘的权重。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及LDPC-CC(Low-Density Parity-Check Convolutional Code,低 密度奇偶校验巻积码)编码器、发送装置和LDPC-CC解码器，特别涉及利用 LDPC-CC编码进行纠错编码的LDPC-CC编码器和LDPC-CC解码器。
技术介绍
近年来，作为以能够实现的电路规模发挥较高的纠错能力的纠错码，低 密度奇偶校验(LDPC: Low-Density Parity-Check)码备受瞩目。由于其较高的 纠错能力以及安装的简便性，在正EE802.nn的高速无线LAN(Local Area Networks,局域网)系统或数字播放系统等的纠错编码方式中采用了 LDPC码。LDPC码为以低密度的(矩阵中包含的1的元素数远少于O的元素数)奇偶 校验矩阵定义的纠错码。LDPC码为具有与校验矩阵的列数N相等的块长度 的块码(block code)。但是，当前的许多通信系统具有以下特征，即如以太网(Ethemet)(注册商 标)那样，基于可变长度的分组或帧进行通信。在将块码即LDPC码适用于这 样的系统时，例如产生以下问题，即如何使固定长度的LDPC码的块(block) 对应于可变长度的以太网(注册商标)的帧。在采用了 LDPC码的无线LAN的 标准即IEEE802.11n中，将填充(padding)或删截(puncture)等适用于发送信息 序列，调节发送信息序列的长度和LDPC码的块长度。但是，存在以下问题， 即因填充和删截而产生编码率的变化或者需要发送冗余的序列。相对于这样的块码的LDPC码(以下，记为"LDPC-BC: Low-Density Parity-Check Block Code")，正在研究能够对任意长度的信息序列进行编码和 解码的LDPC-CC(参照非专利文献1)。LDPC-CC为以低密度的奇偶校验矩阵定义的巻积码。图1表示一例编码率R二l/2(-b/c)的LDPC-CC的奇偶校验矩阵HT。在LDPC-CC中，校验矩阵HT的元素h"(t)和h严)(t)取0或1 。另夕卜， 校验矩阵H^/中包含的h，乂t)和h2^(t)以外的元素都是0。在该图中，M表5说明书第2/53页示LDPC-CC中的存储长度，n表示发送信息序列的长度。如图1所示， LDPC-CC的校验矩阵具有以下特征，即仅在矩阵的对角项和其附近的元素配 置l，矩阵的左下和右上的元素是O，其是平行四边形的矩阵。这里，若表示编码率R-l/2(-b/c)的例子，则在h,)(t)-l和h/)(t)-l时， 根据图1的校验矩阵H[酬T,通过式(1)和式(2)进行LDPC-CC的编码。'■=0 ,.=1 另外，Ut表示发送信息序列，V,j和V2,表示发送码字序列。图2表示一例进行式(1)和式(2)的LDPC-CC编码器的主要结构。如图2 所示，LDPC-CC编码器10所采用的结构，包括移位寄存器11-1至11-M 和移位寄存器14-1至14-M、加权乘法器12-0至12-M和加权乘法器13-0至 13-M、 mod2加法(逻辑异或运算)器15、比特数计数器16、以及加权控制单 元17。移位寄存器11-1至11-M和移位寄存器14-1至14-M分别为保持v,，t—i和 V2,t.i(ii,…,M)的寄存器，在下一个输入进来的定时，将所保持的值传送到右 边相邻的移位寄存器，并新保持从左边相邻的移位寄存器传送来的值。加权乘法器12-0至12-M和加权乘法器13-0至13-M根据从加权控制单 元17输出的控制信号，将加权值切换为0或1。加权控制单元17基于从比 特数计数器16输出的计数值、以及以加权控制单元17内保持的校验矩阵为 基准的加权图案，将该定时的h,闽(t)和h2一(t)的值传送到加权乘法器12-0至 2-M和加权乘法器13-0至13-M。mod2加法器15对加权乘法器12-0至12-M 和加权乘法器13-0至13-M的输出进行mod2加法运算，计算v2,t。比特数计 数器16对所输入的发送信息序列的比特数进行计数。通过采用这样的结构，LDPC-CC编码器10能够进行基于校验矩阵的 LDPC-CC编码。LDPC-CC编码器具有以下特征，即与进行生成矩阵的乘法运算的编码器 的电路或进行基于后退代入法或前进代入法的运算的LDPC-BC编码器相比， 能够以非常简单的电路来实现。另外，由于LDPC-CC是巻积码，所以能够 对任意长度的信息序列进行编码，而无需将发送信息序列划分为固定长度的块来进4于编码。与LDPC-BC同样地，能够基于校验矩阵，将Sum-product(和积)算法适 用于LDPC-CC的解码。因此，无需使用BCJR(Bahl, Cocke, Jeinek, Raviv)算 法或维特比算法那样的、基于最大似然序列估计的解码算法，通过低处理延 迟，能够完成解码处理。另外，在非专利文献1中，提出了活用在平行四边 形的形上配置1的校验矩阵的形的、管道型的解码算法。表示了在相等的参数即解码器的电路规模相等的情况下，比较LDPC-CC 和LDPC-BC的解码特性时，LDPC-CC的解码特性较佳(参照非专利文献1)。在LDPC-CC中，以任意长度n结束编码时，在接收端的解码器中对接 收码字序列进行解码时，为了使Sum-product解码中的后部的2M比特的概率 传播与其他比特相等，需要的是对n以后的发送信息序列进行编码所得的码 字和编码结束时的移位寄存器的状态。但是，仅对发送信息序列单纯地进行编码，编码结束时的编码器的移位 寄存器的状态取决于发送信息序列，所以在接收端进行解码时难以唯一地决 定其状态。在这样的情况下，若在接收端基于接收码字进行解码处理，则发生以下 现象，即解码后所得的接收信息序列的靠近末端的一方，尤其是后部2M比 特中差错增加。为了避免这样的差错，需要对发送信息序列进行唯一地决定编码的结束 状态的乡冬止处理(termination)。在IEEE802.11 a基准的巻积码中，通过将被称为尾部比特(tail bit)的、与 编码器的移位寄存器相同数(六个)的0比特附加到发送信息序列的后部并进 行编码，进行终止处理。由此，能够在尾部比特输入结束时，使编码器的移 位寄存器的状态为全零。另外，在接收端进行解码处理时需要在输入尾部比 特时被输出的码字，所以其与发送码字 一起发送到接收端。在LDPC-CC的情况下，如式(l)所示，为了求码字V2,p需要以往的M 时刻的码字v2,t.i，所以LDPC-CC编码器中包括保持以往的M时刻的码字V2，卜i 的移位寄存器。通过使发送信息序列的末端为长度M的全零的序列(终止)， 能够使保持发送信息序列的寄存器为全零状态，但存在以下问题，即仅进行该终止处理，却难以使保持码字V2,t-i的移位寄存器为全零状态。在非专利文献2中，提出了通过将不是全零的终止序列附加到发送信息序列的后部之后进行编码，使编码结束时的移位寄存器的状态为全零的终止处理。在非专利文献2所提出的终止处理中，如式(3)那样地定义发送码字序歹'J。 式(3)为编码率R二l/2时的例子。在式(3)中，v,x2。为对长度n的信息序列进行 巻积编码所得的长度2n的码字序列，x卜a为对长度L的终止序本文档来自技高网...
【技术保护点】
低密度奇偶校验卷积码编码器，包括： 多个移位寄存器； 多个加权乘法单元，将权重乘以所述移位寄存器的输出； 逻辑异或运算器，对所述多个加权乘法单元的输出进行逻辑异或运算； 比特数计数器，对进行编码的输入比特的比特数进行 计数；以及 加权控制单元，根据所述比特数，控制所述多个加权乘法单元的权重。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：冈村周太，村上丰，折桥雅之，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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