【技术实现步骤摘要】
【国外来华专利技术】线程优化的多处理器架构 相关申请的交叉引用 本申请是第11/702,979号美国专利申请的部分继续申请，要求于2007年2月5日提交的第11/702，979号美国专利申请和于2006年2月3日提交的第60/764， 955号美国临时专利申请的优先权。第11/702， 979号美国专利申请和第60/764， 955号美国临时申请的全部内容通过引用并入本文。
技术介绍
可使用两种一般的方法来加快计算机速度加快指令执行速度或以并行的方式执行更多的指令。由于指令执行速度已接近硅电子迁移率的极限，因而并行操作成为加快计算机速度的最佳可选方式。并行操作的早期尝试包括 1.将取下一条指令与执行当前指令进行重叠。 2.指令流水线操作。指令流水线将每一条指令拆分为尽可能多的片段，然后尝试将连续的指令映射到并行的执行单元内。由于多步指令的无效性，很多软件程序不能提供足够的连续指令以使并行执行单元保持填满，并且在遇到分支结构、循环结构或判断结构时，要花费大量时间来重新填充执行单元，因而很难获得理论上的最高限度的改进。 3.单指令多数据或SIMD。该类技术是在因特尔SSE指令集中发现的，如...
【技术保护点】
一种系统，包括：多个并行处理器，安装在存储器模块上；外部存储器控制器；通用中央处理单元；所述并行处理器中的每个能够被操作为处理被优化用于线程级并行处理的指令集。
【技术特征摘要】
【国外来华专利技术】US 2008-6-26 12/147,332一种系统，包括多个并行处理器，安装在存储器模块上；外部存储器控制器；通用中央处理单元；所述并行处理器中的每个能够被操作为处理被优化用于线程级并行处理的指令集。2. 如权利要求1所述的系统，其中，所述并行处理器中的每个能够被操作为处理最小 指令集。3. 如权利要求1所述的系统，其中，在存储器模式寄存器内分配的一个或多个位能够 被操作为启用或禁用所述并行处理器中的一个或多个。4. 如权利要求1所述的系统，其中，所述存储器模块是双列直插内存模块。5. 如权利要求1所述的系统，其中，所述处理器中的每个能够被操作为处理单一线程。6. 如权利要求5所述的系统，其中，多个线程通过共享的存储器共享数据。7. 如权利要求5所述的系统，其中，多个线程通过一个或多个共享的变量共享数据。8. 如权利要求1所述的系统，其中，所述存储器模块是DRAM、 SRAM和FLASH存储器中 的一个或多个。9. 如权利要求1所述的系统，其中，所述并行处理器中的至少一个被当作主处理器，所 述并行处理器中的其它被当作从属处理器。10. 如权利要求9所述的系统，其中，每个处理器具有时钟速度，除了所述主处理器的 每个处理器能够被操作为将所述处理器的时钟速度进行调整以优化性能或功率消耗。11. 如权利要求9所述的系统，其中，每个处理器能够被操作为当作主处理器或从属处 理器。12. 如权利要求9所述的系统，其中，所述主处理器请求几个从属处理器进行处理，等 待来自所述几个从属处理器的输出，并且组合所述输出。13. 如权利要求12所述的系统，其中，当从所述几个处理器中的每个接收到输出时，所 述主处理器组合来自所述几个处理器的所述输出。14. 如权利要求1所述的系统，其中，通过停止所述几个处理器中的一个或多个来提供 低功率耗散。15. 如权利要求14所述的系统，其中，所述并行处理器中的每个与程序计数器相关联， 并且能够被操作为通过将全1写入与所述并行处理器相关联的程序计数器中而被停止。16. —种系统，包括多个并行处理器，被嵌入到动态随机存取存储器(DRAM)芯片中； 所述多个并行处理器与外部存储器控制器和外部处理器通信；以及 所述并行处理器中的每个能够被操作为处理被优化用于线程级并行处理的指令集。17. 如权利要求16所述的系统，其中，所述芯片通过DRAM引出线被封装。18. 如权利要求16所述的系统，其中，所述并行处理器被安装在双直插内存模块上。19. 如权利要求16所述的系统，其中，所述系统作为DRAM工作，除了所述处理器通过 DRAM模式寄存器被启用的情况。20. 如权利要求16所述的系统，其中，所述外部处理器能够被操作为将数据和指令从 相关联的永久存储设备传输至所述DRAM。21. 如权利要求20所述的系统，其中，所述永久存储设备是FLASH存储器。22. 如权利要求16所述的系统，其中，所述外部处理器能够被操作为在所述并行处理 器与外部设备之间提供输入/输出接口 。23. —种系统，包括 位于单个芯片上的多个处理器；以及计算机存储器，位于所述芯片上并且能够被所述处理器中的每个访问； 所述处理器中的每个能够被操作为处理最小指令集；以及所述处理器中的每个包括专用于所述处理器中的至少三个特定寄存器中的每个的本 地高速缓冲存储器。24. 如权利要求23所述的系统，其中，所述本地高速缓冲存储器中的每个的大小等于 所述芯片上的 一行随机存取存储器。25. 如权利要求23所述的系统，其中，每个所述处理器访问所述芯片上的随机存取存 储器的内部数据总线，所述内部数据总线的宽度为所述随机存取存储器的一行。26. 如权利要求25所述的系统，其中，所述内部数据总线的宽度是1024、2048、4096、 8192、 16328或32656位。27. 如权利要求25所述的系统，其中，所述内部数据总线的宽度是1024位的整数倍。28. 如权利要求23所述的系统，其中，专用于所述处理器中的至少三个特定的寄存器 中的每个的所述本地高速缓冲存储器能够被操作为在一个存储器读或写周期内被填充或 清洗。29. 如权利要求23所述的系统，其中，所述最小指令集基本上由七个基本指令组成。30. 如权利要求29所述的系统，其中，所述基本指令集包括ADD、 XOR、 INC、 AND、 STOREACC、 LOADACC禾口 LOADI指令。31. 如权利要求23所述的系统，其中，所述最小指令集中的每个指令的长度最大为8位。32. 如权利要求23所述的系统，其中，所述最小指令集包括多个指令扩展以优化处理 器上的指令序列的执行，而且，所述指令扩展基本上由小于20个指令组成。33. 如权利要求32所述的系统，其中，每个指令扩展的长度最大为8位。34. 如权利要求23所述的系统，其中，所述最小指令集包括一组指令以选择地控制所 述芯片上的所述多个处理器。35. 如权利要求34所述的系统，其中，每个处理器控制指令的长度最大为8位。36. 如权利要求23所述的系统，其中，通过被设计用于单块存储器设备的半导体制造 工艺，将所述多个处理器制造在所述芯片上，且所述计算机存储器位于所述芯片上。37. 如权利要求36所述的系统，其中，所述半导体制造工艺使用小于4层的金属互连。38. 如权利要求36所述的系统，其中，所述半...
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