【技术实现步骤摘要】
本申请涉及集成电路，具体而言，涉及一种数字锁相环以及时钟电路。
技术介绍
1、锁相环（phase-locked loop，简称pll）被广泛应用于现代片上系统(system onchip，简称soc)设计。相比于基于电感电容振荡器的模拟锁相环，基于环形振荡器的数字锁相环拥有更小的面积和更好的拓展性，然而环形振荡器更差的相位噪声表现也同样限制了其所在类型的锁相环的应用，尤其是在如今越来越多需要锁相环输出有低抖动性能表现的场景下。
2、现有技术中可以在数字锁相环中引入相位噪声前馈消除技术（feedforwardnoise cancellation），以抑制振荡器的相位噪声，具体地，在数字锁相环中设置时数转换器、参数β控制器、阈值控制器、寄存器以及数字控制的延迟链路，通过和输入基准信号进行比较，时数转换器将由锁相环相位噪声带来的时间错误量化为数字码，该数字码进而通过参数β控制延迟链路的延迟，以在时间域上消除由锁相环相位噪声带来的时间错误，最终得到低抖动的锁相环输出。
3、但是，这种处理方式需要参数β控制器和阈值控制器这...
【技术保护点】
1.一种数字锁相环，其特征在于，包括：多个锁相环；
2.根据权利要求1所述的数字锁相环，其特征在于，各所述时间电压转换器的输出端包括第一输出端以及第二输出端，各所述时间电压转换器用于根据第一输入端的输入信号与第二输入端的输入信号的时间信息，生成第一输入端的输入信号与第二输入端的输入信号的时间差值信息，并根据所述时间差值信息通过所述第一输出端输出第一电压并通过所述第二输出端输出第二电压；
3.根据权利要求2所述的数字锁相环，其特征在于，所述首个锁相环的模数转换模块包括：第一数模转换器、第二数模转换器以及比较处理模块；
4.根据权利要求...
【技术特征摘要】
1.一种数字锁相环，其特征在于，包括：多个锁相环；
2.根据权利要求1所述的数字锁相环，其特征在于，各所述时间电压转换器的输出端包括第一输出端以及第二输出端，各所述时间电压转换器用于根据第一输入端的输入信号与第二输入端的输入信号的时间信息，生成第一输入端的输入信号与第二输入端的输入信号的时间差值信息，并根据所述时间差值信息通过所述第一输出端输出第一电压并通过所述第二输出端输出第二电压；
3.根据权利要求2所述的数字锁相环，其特征在于，所述首个锁相环的模数转换模块包括：第一数模转换器、第二数模转换器以及比较处理模块；
4.根据权利要求2所述的数字锁相环，其特征在于，各所述锁相环还包括：分频器；
5.根据权利要求2所述的数字锁相环，其特征在于，所...
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