本发明专利技术揭示可操作以利用单级单元结构或多级单元结构的非易失性存储器装置中的至少一者的方法、设备及系统，所述存储器装置被组织为多个数据块，包含至少一个全页块，所述全页块具有包括多个相连扇区的一个或一个以上全页。进一步的活动可包含利用包含状态指示符的页块来确定选定页内所含有的数据的有效性。额外活动可包含在将信息传送到所述选定页及从所述选定页传送信息之前校验相关联的状态指示符。
【技术实现步骤摘要】
【国外来华专利技术】
本文中所揭示的实施例通常涉及存储器装置，包含非易失性存储器装置。 本专利申请案主张2007年2月7日提出申请的美国申请案第11/672,076号的优 先权权益，所述申请案以引用的方式并入本文中。
技术介绍
存储器在计算机及其它电子装置中通常采取半导体集成电路的形式。存在许多不 同的类型，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储 器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。快闪存储器装置可利用允许高存储器密度、高可靠性及低功率消耗的单晶体管存 储器单元。快闪存储器装置最常被制成为两种形式NOR快闪及NAND快闪。NAND 快闪包含单级单元(SLC)及多级单元(MLC)架构。这些存储器装置可进一步分类 为易失性或非易失性。易失性存储器装置需要电力来维持数据，而非易失性存储器能 够在没有电源的情况下维持数据。非易失性存储器的实例是快闪存储器，其将信息存 储在半导体电路中而不随着时间的推移需要电力来维持所述信息。尽管SLC存储器准许将数据作为单个位存储成两个状态中的任一者，但MLC存 储器允许较高的密度，因为其允许每一存储器单元中存储两个或两个以上数据位。存 储器装置，无论是SLC还是MLC，均可被组织或配置为划分成具有更小区段(称为 扇区)的页的块。每一扇区能够存储信息位；位的数量可由所述存储器装置的密度确 定。每一块可包含快闪数据程序，所述快闪数据程序引导用数据填充扇区及用于使扇 区内的不再需要的单元(例如，存储器扇区内已被传送出去且不再需要用于存储的数 据单元)选择性地无效的过程。此快闪数据程序的长度影响所述存储器装置的性能且 因此可需要縮短所述快闪数据程序或最佳化其使用。因此，减少数据传送时间可增加 可靠性且减少性能损失
技术实现思路
附图说明图1是根据本专利技术各种实施例的存储器系统的框图。图2是显示根据本专利技术各种实施例的NAND快闪存储器中的存储器单元阵列的组7织的三维框图。图3是根据本专利技术各种实施例的NAND快闪存储器阵列的示意图。 图4是显示根据本专利技术各种实施例的图3的MLC阵列的阈值电压分布的图示。 图5是根据本专利技术各种实施例的用以在下部页上为数据有效性设定状态指示符的 第二程序操作的框图。图6是根据本专利技术各种实施例的用于使用MLC快闪装置使特定页上的信息无效 的方法的流程图。图7是根据本专利技术各种实施例的用于使用MLC快闪装置在页块内的特定页上指 派状态指示符的方法的流程图。图8是根据本专利技术各种实施例的系统的框图。具体实施例方式所揭示实施例中的一些实施例提供用于在准备填充存储器块时使用MLC快闪装 置使选定页上的信息无效的机制。在实施例中，从处理器接收存储器分配请求，所述 处理器经配置以管理被组织为多个块的多级非易失性存储器装置，每一块包含组织在 页内的多个扇区，且每一扇区经组织以存储多个数据位直到页块填满。根据各种实施 例，所述多个扇区中的每一者可以是选择性地可编程、选择性地可擦除及唯一性地可 寻址。页高速缓存提供用数据填充全页的方法，其中页程序引导所述数据填充操作。在 不再需要数据扇区的情况下，所述数据扇区可由处理器识别为"无效的"，此减少在 后续的分配请求期间搜索"有效"数据扇区所需要的时间量，从而避免过多的处理时 间。实现所述操作的一个方法是提供引导到页的一部分的第二页程序，所述程序可对 旗标或状态指示符进行编程以指示所述页部分中所含有的数据"无效"。此方法可快 速识别给定页内的有效数据扇区，而不增加页块编程及擦除循环时间。存在两个类型的数据块，即全页及局部页。全页块含有经设计以在单个操作中被 写入为全页的相连数据扇区全页。如果在单个分配请求期间存在少于将填充所述全页 块的可用数据，那么所述全页块保持被局部地填充直到所述数据被移除，从而留下未 使用的空间。所述全页块还在每一已写入页的备用位置含有块信息以用于块识别，所 述块信息对于所述块内的每一 已写入页来说均是相同的。局部页块含有指派给所述全页块中的一者的至少一个局部数据页。可在要求变化 的数据大小的多个操作中将数据写入到单个局部页。所述局部页块含有唯一的逻辑扇 区地址信息，所述信息可位于每一被局部写入的页的最后一个扇区中。逻辑扇区地址 范围可限制于局部填充的全页块中的一者的逻辑扇区范围。图1是根据本专利技术各种实施例的存储器系统100的简化框图。在各种实施例中， 存储器系统100包含集成电路102，所述集成电路包括非易失性浮动栅极存储器单元阵列104。集成电路102可经配置以包含查找表108 (例如用以追踪可用的页或扇区的 页表及/或扇区计数表)、地址电路106、及输入/输出(I/O)电路IIO。查找表108可 维持在单独的存储位置组中，例如，集成电路102中的随机存取存储器(RAM);或 在某一其它位置中，例如在控制器114中。当在快闪操作中存储器阵列104的块可同 时被擦除时，存储器阵列104有时可称为快闪存储器。存储器系统100可包含存储器控制器114，而所述控制器又可包含处理器116。 处理器116可利用控制线112经由集成电路102与存储器阵列104通信。对存储器阵 列104的存取可包含通过经由控制线112寻址而链接的一个或一个以上目标或指定存 储器单元。当处理器116建立对存储器阵列104内所含有的一个或一个以上存储器单 元的存取时，可将数据写入到所述存储器单元或从所述存储器单元读取数据。当处理 器116发送与读取请求相关联的分配请求时，此操作可包含存取多个数据行或页以允 许识别存储器阵列104内所含有的相关数据。存储器控制器104及/或处理器116可用 于维持査找表108。根据各种实施例，查找表108可包括多于一个的表，例如组织为 用以存储页块内的可用页(或对应于所述可用页的扇区群组)的地址信息的页表的第 一查找表及组织为用以存储页内所写入扇区的数量的扇区计数表的第二查找表。图2是显示根据本专利技术各种实施例的NAND快闪存储器200中的存储器单元阵列 的组织的三维框图。存储器200可包含一个或一个以上块202，所述块可表示类似于 存储器阵列104的阵列中的一部分存储器(例如，多个存储器单元)。存储器200可 进一步包含数据寄存器204、高速缓冲存储器寄存器206、数据区208、备用区210、 I/O端口 212及平面214。数据通过数据寄存器204及高速缓冲存储器寄存器206逐字 节地被传送到NAND快闪存储器200且从NAND快闪存储器200被传送。高速缓冲 存储器寄存器206可邻近I/O控制电路(例如，图1中所示的I/0电路110)设置，且 可为经由I/O端口 212移进及移出存储器200的数据充当数据缓冲器。数据寄存器204可邻近存储器阵列(例如，存储器阵列104)设置，且可为NAND 快闪存储器阵列操作充当数据缓冲器。在各种实施例中，数据区208及备用区210的 长度被定义为"页"。在一些实例中，NAND快闪存储器在基于页的操作中被编程及 读取且在基于块的操作中被擦除。在一些情形中，在页读取及写入操作期间，数据寄 存器204及高速缓冲存储器寄存器206被耦合在一起且充当单个寄存器。在一些情形 中，在高速缓冲存储器操作期间，数据寄存器204及高速缓冲存储器寄本文档来自技高网...
【技术保护点】
一种方法，其包括： 从处理器接收存储器分配请求以管理存储器阵列，所述存储器阵列包括单级单元结构或多级单元结构中的至少一者且被组织为多个块，所述块中的每一者包括能够存储多个数据位的扇区群组； 从所述多个块中指派至少一个页块以用于存 储器存储，所述至少一个页块包括至少一个页； 将至少一个状态指示符指派给所述至少一个页，所述状态指示符用以指示所述至少一个页内所存储的数据的有效性状态；及 将所述数据存储在所述至少一个页中所包含的所述扇区群组内。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：迈克尔默里，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]
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