【技术实现步骤摘要】
本专利技术属于集成电路设计，涉及一种通用芯片时钟观测逻辑电路、系统和方法。
技术介绍
1、在多时钟的芯片系统设计中，时钟生成模块以及配置模块根据设计需求，为全芯片提供不同的时钟频率；在生产制造过程中，时钟生成模块以及配置模块可能会存在故障或时钟配置不合理，导致产生的时钟频率不符合设计预期，进而导致芯片无法正常工作，目前一般是采用ate(automatic test equipment)机台或者板卡对待测芯片进行测试。ate机台是通过测量芯片输出信号与预期的输出信号进行比较，以确定或评估待测芯片的电路功能和性能是否正常的。目前，ate机台测试的时钟观测最佳频率为100兆赫(mhz)以内，然而待测芯片的实际时钟频率是最佳频率的几倍甚至几十倍；对于时钟频率异常导致的芯片故障，排查难度较大且产生原因较为复杂，时钟生成模块以及配置模块涉及的逻辑较多，且仅通过单一的时钟输出观测端口已无法有效进行故障诊断，因此，如何避免芯片在测试过程中存在时钟错误而无法排查问题，以提高测试效率成为了待解决的技术问题。
技术实现思路
1、针对上述传统技术中存在的问题，本专利技术提出了一种通用芯片时钟观测逻辑电路、一种ate机台测试系统以及一种通用芯片时钟观测方法，能够避免芯片在测试过程中存在时钟错误而无法排查问题的情况，从而提高测试效率。
2、为了实现上述目的，本专利技术实施例采用以下技术方案：
3、一方面，提供一种通用芯片时钟观测逻辑电路，包括时钟选择模块、时钟分频模块、时钟控制模块以及
4、输出观测端口复用待测芯片的时钟输出引脚，时钟选择模块的输出端分别连接时钟分频模块和时钟控制模块，时钟分频模块的输出端连接时钟控制模块，时钟控制模块的输出端连接输出观测端口；
5、时钟选择模块用于通过配置的方式选择待测芯片内部的输入时钟源并输出当前选择使用的时钟，时钟分频模块用于通过配置的方式将时钟分频系数切换为当前配置的时钟分频系数，根据当前配置的时钟分频系数对时钟选择模块输出的时钟进行分频后输出分频时钟，时钟控制模块用于控制进入输出观测端口的时钟为时钟选择模块输出的时钟或时钟分频模块输出的分频时钟，输出观测端口用于观测输出的时钟。
6、另一方面，还提供一种ate机台测试系统，包括ate机台、待测芯片和通用芯片时钟观测逻辑电路，待测芯片通过通用芯片时钟观测逻辑电路连接至ate机台，通用芯片时钟观测逻辑电路包括时钟选择模块、时钟分频模块、时钟控制模块以及输出观测端口，输出观测端口复用待测芯片的时钟输出引脚，时钟选择模块的输出端分别连接时钟分频模块和时钟控制模块，时钟分频模块的输出端连接时钟控制模块，时钟控制模块的输出端连接输出观测端口；
7、时钟选择模块用于通过配置的方式选择待测芯片内部的输入时钟源并输出当前选择使用的时钟，时钟分频模块用于通过配置的方式将时钟分频系数切换为当前配置的时钟分频系数，根据当前配置的时钟分频系数对时钟选择模块输出的时钟进行分频后输出分频时钟，时钟控制模块用于控制进入输出观测端口的时钟为时钟选择模块输出的时钟或时钟分频模块输出的分频时钟，输出观测端口连接ate机台，ate机台用于观测输出的时钟。
8、又一方面，还提供一种通用芯片时钟观测方法，基于上述的通用芯片时钟观测逻辑电路或上述的ate机台测试系统，该通用芯片时钟观测方法包括步骤：
9、确定时钟选择模块的时钟选择引脚的配置位，完成对待测芯片内部的输入时钟源的时钟频率选择；
10、根据所选的时钟频率配置时钟分频模块的分频选择位，确定时钟分频系数；时钟分频系数用于将时钟选择模块输出的时钟频率分频至100mhz及以下频率；
11、通过时钟控制模块确认输出的时钟源并输出到输出观测端口；确认输出的时钟源为时钟选择模块输出的时钟或时钟分频模块输出的分频时钟；
12、通过测量输出观测端口输出的时钟频率后与预期时钟频率进行比较，确定当前选择的输入时钟源对应待测芯片内部的部件是否正常。
13、上述技术方案中的一个技术方案具有如下优点和有益效果：
14、上述通用芯片时钟观测逻辑电路、系统和方法，通过将时钟观测逻辑的技术与测试相结合，通过对时钟选择模块的引脚进行配置来选择输入的时钟源，根据时钟频率对时钟分频模块的引脚进行配置来确定时钟分频系数，最后通过时钟控制模块来完成时钟输出控制，由输出观测端口复用待测芯片的时钟输出引脚来支持观测输出的时钟频率。观测输出的时钟不仅可以是待测芯片的主频时钟，还可以通过配置对待测芯片内各高速或者低速部件的时钟进行观测，可实现对待测芯片内模块时钟的单独观测，使得可以直接根据观测结果定位问题部件或配置所在，避免了芯片在测试过程中存在时钟错误而无法排查问题的情况，从而大大提高了测试效率。
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1.一种通用芯片时钟观测逻辑电路，其特征在于，包括时钟选择模块、时钟分频模块、时钟控制模块以及输出观测端口；
2.根据权利要求1所述的通用芯片时钟观测逻辑电路，其特征在于，所述时钟选择模块采用的配置模块为32位的寄存器模块。
3.根据权利要求1或2所述的通用芯片时钟观测逻辑电路，其特征在于，所述时钟分频模块采用的配置模块为32位的寄存器模块。
4.一种ATE机台测试系统，其特征在于，包括ATE机台、待测芯片和通用芯片时钟观测逻辑电路，所述待测芯片通过所述通用芯片时钟观测逻辑电路连接至所述ATE机台，所述通用芯片时钟观测逻辑电路包括时钟选择模块、时钟分频模块、时钟控制模块以及输出观测端口，所述输出观测端口复用所述待测芯片的时钟输出引脚，所述时钟选择模块的输出端分别连接所述时钟分频模块和所述时钟控制模块，所述时钟分频模块的输出端连接所述时钟控制模块，所述时钟控制模块的输出端连接所述输出观测端口；
5.根据权利要求4所述的ATE机台测试系统，其特征在于，所述时钟选择模块采用的配置模块为32位的寄存器模块。
6.根据权利要求4或
7.一种通用芯片时钟观测方法，其特征在于，基于权利要求1至3任一项所述的通用芯片时钟观测逻辑电路或权利要求4至6任一项所述的ATE机台测试系统，所述通用芯片时钟观测方法包括步骤：
...【技术特征摘要】
1.一种通用芯片时钟观测逻辑电路，其特征在于，包括时钟选择模块、时钟分频模块、时钟控制模块以及输出观测端口；
2.根据权利要求1所述的通用芯片时钟观测逻辑电路，其特征在于，所述时钟选择模块采用的配置模块为32位的寄存器模块。
3.根据权利要求1或2所述的通用芯片时钟观测逻辑电路，其特征在于，所述时钟分频模块采用的配置模块为32位的寄存器模块。
4.一种ate机台测试系统，其特征在于，包括ate机台、待测芯片和通用芯片时钟观测逻辑电路，所述待测芯片通过所述通用芯片时钟观测逻辑电路连接至所述ate机台，所述通用芯片时钟观测逻辑电路包括时钟选择模块、时钟分频模块、时钟控制模块以及输出观测端口，所述输出观...
【专利技术属性】
技术研发人员：龚国辉，黄高翔，胡佑焱，程亚楠，钟海华，
申请(专利权)人：湖南长城银河科技有限公司，
类型：发明
国别省市：
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