本发明专利技术公开了计算和通信芯片架构，其中处理器访问内存芯片的接口实施为作为每一芯片的一部分的高速分组交换串行接口。在一实施例中，所述接口通过由集成为芯片的一部分的协议处理器提供的吉比特以太网接口实现。协议处理器将内存地址和控制信息如读、写、相继字节的数量等封装为以太网分组以在位于同一母板上甚或不同电路卡上的处理器和内存芯片之间进行通信。在一实施例中，通过使用增强的以太网协议进一步减少以太网协议的通信开销，增强的以太网协议在约束邻域内具有变短的数据帧；和／或通过使用位流交换器进一步减少，其中可在包括计算和通信架构的元件之间建立直接连接通路。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体上涉及计算及通信架构领域，尤其涉及用于处理器和内存访问的架 构，其使用直接集成在与处理器结构同一芯片上的高速分组交换串行接口。
技术介绍
广义地讲，术语计算机架构意味着包括处理子系统、内存子系统和输入/输出(1/ 0)子系统的一组核心功能部件的互相连接，处理子系统执行指令并作用于数据，内存子系 统与处理子系统协作以使所选数据和指令能被保存并在这两个子系统之间传输，及输入/ 输出子系统至少使处理子系统能与计算机外部的网络和外围环境交换数据和指令。该组核 心功能部件可使用各种控制功能部件之间的通信互换的通信互连方案构造在不同的计算 机系统拓扑中。例如，处理器及其内存可在电路卡中本地连接，或者经底板互连而地理上越 过系统底架布置。个人计算机(PC)代表最成功及最广泛使用的计算机架构。从架构上而言，自PC在 20世纪80年代首次提出以来没有太大变化。其核心是，典型的PC由单一电路板即母板组 成，其包括用作中央处理单元(CPU)的微处理器、系统内存及在位于母板上的CPU芯片和系 统内存芯片之间提供互连的本地或系统总线、及通常由沿母板边缘的连接器形成的I/O端 口。PC架构成功的关键原因之一为部件互连的工业标准化方式。流行的基于底架的计算机架构的一个最近的例子可在高性能计算(HPC)领域找 到。在HPC领域中，架构创新之一为服务器刀片构型的采用，其中一个或多个刀片如服务器 刀片、内存刀片、I/O刀片、PC刀片插入基于工业标准的公用机架。代替将计算机系统的所 有芯片放在单一母板上，计算机系统的功能元件被分在更小的称为刀片的电路卡中，这些 刀片然后由在不同刀片之间发送大量数据的底板连接在一起。在这些HPC刀片构型的大部 分中，公用机架的底板结构已通过标准化并行总线互连技术如PCI总线实施。将功能部件 分在多个刀片上使部件构造更灵活，同时，使用标准化互连如PCI总线使来自不同提供商 的刀片能在同一公用机架中构造在一起。与成功的PC架构一样，标准化本地或系统总线接 口如PCI总线的使用对HPC和服务器计算机系统的刀片架构的成功非常关键。对系统性能和实施具有重大影响的参数之一为处理器使用的内存访问方法。有两 种基本的访问内存的架构。这样的架构之一为VonNeumarm架构，其中一个共享内存用于保 存指令(程序)和数据，在处理器和内存之间具有一根数据总线和一根地址总线。该架构 要求指令和数据顺序读取，这导致通常称为“Von Neumann瓶颈”的工作带宽限制。第二访 问内存的架构称为Harvard架构，其使用物理上分开的内存及用于它们的指令和数据的专 用总线。因此，指令和操作数可被同时读取。两种架构均包括在处理器和内存之间传输信 息的总线。本领域技术人员应意识到，不管处理器和内存速度如何，处理器和内存之间的信 息传输速度实质上影响计算机系统的性能。在计算机系统的各个部件的可用CPU功率、内存容量和内存速度方面已有重大进 展的同时，处理器-内存互连及内存访问在本地或系统并行总线的速度方面的进展已远远落后。众所周知，处理器和内存可在3GHz时钟以上运行，而能以与处理器速度匹配的速度 运行为并行总线互连的本地系统总线极为稀少，因为这样的高速总线很难实现。例如，称为 前端总线的、用于外部连接到Pentium 4微处理器芯片的系统总线以比处理器速度慢的速 度运行。传统上，母板外部的I/O装置在连接到母板上的称为电桥的芯片组的慢速I/O总 线上通信，如外围部件互连(PCI)总线，进而在前端总线上与CPU通信。在I/O装置以比 处理器和主内存的速度慢得多的速度通信时该方法能良好运转的同时，当前I/O技术的发 展，如Infiniband和多千兆以太网，可以接近几吉比特每秒以上的速率传送I/O通信。这 些发展已使CPU-内存和CPU-I/0事务之间的传统区别模糊不清，及否定了将I/O通信委托 给单独的更慢的遗留I/O总线如PCI总线的基本原理。试图增加I/O总线如PCI总线和PCI扩展(PCI X)总线的速度的难题之一在于并 行总线方案易于在分开的并行数据通路中的数据流之间出现时钟脉冲相位差问题，例如， 所述数据通路相互之间相差非常小的通路长度。随着通路长度、数据传输速度和/或并行 通路的数量增加，已证明时钟恢复和数据重构将逐渐有问题及不可靠。另外，并行总线占用 相当的电路板资源。对前端总线和I/O总线的并行总线速度增加引起的问题的现有技术解决方案在 极大程度上已涉及专有协议的使用，这些协议专用于微处理器芯片和芯片组的特定提供 商。例如，由Advanced Micro Devices生产的Athelon 64/FX/0pteron上的先进版前端总 线对于32位宽的并行总线的14400 MB/s的理论带宽可以接近1GHz的速度运行。可惜的 是，这是与趋于采用工业广泛标准的一般趋势不兼容的专有解决方案，前述标准鼓励厂商 开发可与其它厂商的解决方案共同使用的产品以降低新产品推向市场的时间和成本。因处理器速度和内存访问速度之间的差异引起的问题众所周知，并在现有技术中 已被称为内存间隙或内存墙问题。例如，参见Cuppa等在1999年11月于University of Maryland Systems & ComputerArchitecture Group Technical Report UMD-SCA-1999-2"Organizational Design Trade-Offs at the DRAM, Memory Bus andMemory Controller Level Jnitial Results”。内存间隙问题还与解决大内存容量的需要混合。 在现有技术中采用的一种克服内存墙/内存间隙问题的解决方案是消除处理器和内存之 间的并行总线接口并使用串行底板接口而不是并行总线如PCI总线。在处理器和内存之间建立标准化串行底板接口的一个早期尝试为可扩展一致性 接口(SCI)。参见 Gustavson，D.和 Li，Q.在 1996 年 8 月于 IEEE Communications 上发表 的"The Scalable Coherent Interface (SCI) ”。可惜的是，该提议未被广泛采用。最近，芯片制造商已开发多种处理器和内存之间的专有高速串行接口，如AMD HyperTransport和Intel 全缓冲Dimm(FB DIMM)。其它备选方案已按串行芯片间接口的形 式提出，如 Trynosky 在"SerialBackplane Interface to a Shared Memory，，中所述，申请 附注2004 年 11 月 30 日，Virtex-II Pro FPGA Family, XILINX ；或者如 SummitComputer Systems, Inc.的 Davis 在 2004 年 9 月 19 日的 ‘‘The MemoryChannel，，中描述的多个单字 节串行处理器-内存接口的形式。在计算架构中的部件之间从并行到串行接口的迁移不只是处理器/内存接口才 这样。对于包括底板在内的几乎所有1/0通信通道，串行接口已成为标准接口。高级交换 互连(ASI)交换结构利本文档来自技高网...
【技术保护点】
实施集成电路的计算和通信芯片架构的装备，包括：至少一处理器内核；及与至少一处理器内核中的每一处理器内核唯一关联的至少一分组处理器，所述至少一分组处理器适于提供到所述至少一处理器内核的高速分组交换串行接口；其中所述至少一处理器内核和所述至少一分组处理器共处于具有至少一外部端口的半导体芯片封装上，基于所述外部端口可访问所述高速分组交换串行接口；使得所述高速分组交换串行接口使用串行分组协议传输从外部内存器件读取数据和将数据写到外部内存器件所需要的数据、地址和控制信息，所述外部内存器件配置为用于至少一处理器内核的系统主内存。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：V夏尔马，W朱，B斯塔克，
申请(专利权)人：普西迈斯特公司，
类型：发明
国别省市：US[美国]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。