【技术实现步骤摘要】
本专利技术属于微纳电子学，具体涉及一种铁电场效应晶体管(fefet)阵列的写入方法。
技术介绍
1、随着后摩尔时代的到来，人工智能、物联网、自动驾驶、云计算等新技术飞速发展，全球数据总量逐年激增，这对数据的存储和高效处理提出了更高的要求。在进行数据处理时，大量数据需要在计算单元与各级存储单元中频繁搬运，制约了算力的进一步提升并带来严重的功耗瓶颈。这其中的根源是由于传统存储单元无法同时实现非易失、高存储密度和高速数据访问的要求，进而严重限制了对海量数据的存储和高效处理能力，因此迫切需要发展高速度、高集成密度、低功耗的新型非易失存储器件。
2、在众多新型非易失存储器件候选中，氧化铪基铁电场效应晶体管(fefet)由于其超低功耗、高速、可微缩潜力以及多级存储潜力等优势具有极大的发展前景。然而，fefet仍然面临着严重的可靠性问题，包括器件与器件之间(d2d)与循环之间(c2c)的涨落、有限的耐久性以及在1t结构的阵列中面临的严重写串扰问题。当fefet扩展到多级存储，也即在一个单元中存储多位信息时，这些可靠性问题会变得更加严重。以上任何一个可靠性问题均可能成为限制fefet未来应用的瓶颈，因此需要同时得到解决。
3、过去的研究工作大部分集中在从器件结构或材料等角度针对可靠性问题进行优化。近年来，学术界开始关注基于操作方法角度的可靠性提升路线，例如目标编程、耐久恢复和vw/2或vw/3写入方法等。但目前阶段仍然缺乏对阵列操作方法的深入研究，fefet阵列的可靠性需要进一步提高，尤其是在写入串扰问题上。此外，现有的
技术实现思路
1、针对以上现有技术中存在的问题，本专利技术提出了一种铁电场效应晶体管(fefet)阵列的写入方法，针对1t结构的多级存储铁电场效应晶体管阵列，采用自补偿写入、错误校正程序、和耐久恢复程序，同时解决了其所面临的器件与器件之间(d2d)和循环之间(c2c)涨落大、耐久性有限以及写入串扰严重的可靠性问题，具有流程简洁、硬件开销小等优点，并且与当前先进结点cmos技术兼容，易于实现。
2、本专利技术的技术方案如下：
3、一种铁电场效应晶体管(fefet)阵列的写入方法，fefet阵列由fefet存储单元、字线、位线和源线组成1t结构的多级存储阵列，同一行的fefet存储单元共享相同的字线，同一列的fefet存储单元共享相同的位线和源线，其特征在于，在fefet阵列的写入过程中，采用自补偿波形的正负电压脉冲交替的脉冲序列进行写入，对fefet存储单元写后的状态进行读验证，当发现写入错误时，启动错误校正程序进行修正，以达到目标状态，若错误校正程序失败，则启动耐久恢复程序，恢复fefet存储器件性能；方法包括以下步骤：
4、1)对fefet阵列进行初始化，将每个fefet存储单元设定成中间存储状态；
5、2)采用自补偿波形的脉冲序列，对fefet阵列进行逐行写入，所述自补偿波形的脉冲序列为正负电压脉冲交替的脉冲序列，其相邻正负电压脉冲的幅值的绝对值基本相等；
6、在进行每一行的写入时，采用所述自补偿波形的脉冲序列，即正负电压脉冲交替进行写入，分别对应多级存储中不同的存储状态，比中间存储状态高的存储状态采用正脉冲写入，而比中间存储状态低的存储状态采用负脉冲进行写入；写入时的顺序为：先写入最高存储状态即正脉冲，然后写入最低存储状态即负脉冲，接着写入次高存储状态即正脉冲，再写入次低存储状态即负脉冲，随后写入第三高存储状态即正脉冲，接着写入第三低存储状态即负脉冲，依次写入高低不同的存储状态。
7、进一步，所述步骤1)对fefet阵列初始化，方法为：首先对整个阵列进行擦除，使每个fefet存储单元置于最低状态，随后选中阵列的所有字线，在字线上施加中间存储状态对应的编程脉冲，同时所有的位线和源线接地，从而使阵列中所有fefet存储单元置于中间存储状态，完成初始化。
8、进一步，所述步骤2)中对fefet阵列的一行进行写入时，按照所述高低不同的存储状态的顺序依次写入，每个存储状态的写入步骤包括：
9、2-1)对该行中要写入的fefet存储单元，写入当前状态对应的正/负脉冲；
10、2-2)对被写入的fefet存储单元，进行写后读验证：若验证写入通过，则当前状态写入成功；若验证写入错误，则进入步骤2-3)启动错误校正程序对写入的状态进行修正，以达到目标状态；
11、2-3)启动错误校正程序对写入的状态进行修正：若错误校正通过，达到目标状态，则当前状态写入成功；若错误校正失败，则进入步骤2-4)启动耐久恢复程序；
12、2-4)启动耐久恢复程序，恢复fefet存储器件性能后，对被恢复的fefet存储器件重新写入当前状态对应的脉冲，重复步骤2-2)直到当前状态写入成功。
13、进一步，所述步骤2)中对fefet阵列进行逐行写入时，分别选中每一行对应的字线，对该行进行写入。
14、进一步，所述步骤2)中对fefet阵列的一行进行写入时，对该行中存储相同存储状态的fefet存储单元同时写入：在选中的行对应的字线上施加相应的写入脉冲，需要写入的存储单元对应的位线和源线接地，同时，该行中其他未选中存储单元的位线和源线以及其他未选中行对应的字线上均施加幅值为写入脉冲幅值1/2的电压脉冲，用于抑制写串扰。
15、进一步，所述步骤2-2)的写后读验证，用于在对fefet存储单元进行写入后，检验其存储状态是否符合需求，通过测量fefet存储单元的id-vg曲线来提取其阈值电压，根据其是否在阈值区间内来进行检验。
16、进一步，所述步骤2-3)的错误校正程序，用于对错误的存储状态进行修正；当检测到写入错误后，根据错误的阈值状态相对阈值区间高出上限或低于下限，选择步长一定的递增或递减的脉冲序列进行重新写入；当阈值电压超过阈值区间的上限时，采用递增的正脉冲序列进行错误校正，每次在前一个脉冲幅值的基础上增大一个步长重新进行写入，每次写入后进行读验证，直到阈值电压在正确的区间内，则停止错误校正程序；同理，当阈值电压小于阈值区间的下限时，采用递减的负脉冲序列进行重新写入，直至阈值电压达到正确的区间内；对进行错误校正的脉冲序列的脉冲次数设定一个限度，若超过这一限度后，错误的存储状态没有被恢复，则判定为错误校正程序失败，需要启动耐久恢复程序。
17、进一步，所述步骤2-4)的耐久恢复程序，用于对循环后退化的fefet器件性能进行恢复；根据实际的器件特性采用较大幅值的负电压脉冲施加到fefet的栅极上，通过使循环中积累的俘获电子发生去俘获，从而使循环过程导致的阈值电压漂移恢复；选用的恢复电压脉冲幅值绝对值大小在6～10v，脉冲宽度在10μs～1ms。
18、本专利技术的技术效果如下：
19本文档来自技高网...
【技术保护点】
1.一种FeFET阵列的写入方法，FeFET阵列由FeFET存储单元、字线、位线和源线组成1T结构的多级存储阵列，同一行的FeFET存储单元共享相同的字线，同一列的FeFET存储单元共享相同的位线和源线，其特征在于，在FeFET阵列的写入过程中，采用自补偿波形的正负电压脉冲交替的脉冲序列进行写入，对FeFET存储单元写后的状态进行读验证，当发现写入错误时，启动错误校正程序进行修正，以达到目标状态，若错误校正程序失败，则启动耐久恢复程序，恢复FeFET存储器件性能；方法包括以下步骤：
2.如权利要求1所述的FeFET阵列的写入方法，其特征在于，所述步骤1)对FeFET阵列初始化，方法为：首先对整个阵列进行擦除，使每个FeFET存储单元置于最低状态，随后选中阵列的所有字线，在字线上施加中间存储状态对应的编程脉冲，同时所有的位线和源线接地，从而使阵列中所有FeFET存储单元置于中间存储状态，完成初始化。
3.如权利要求1所述的FeFET阵列的写入方法，其特征在于，所述步骤2)中对FeFET阵列的一行进行写入时，按照所述高低不同的存储状态的顺序依次写入，每个存储状
4.如权利要求1所述的FeFET阵列的写入方法，其特征在于，所述步骤2)中对FeFET阵列进行逐行写入时，分别选中每一行对应的字线，对该行进行写入。
5.如权利要求1所述的FeFET阵列的写入方法，其特征在于，所述步骤2)中对FeFET阵列的一行进行写入时，对该行中存储相同存储状态的FeFET存储单元同时写入：在选中的行对应的字线上施加相应的写入脉冲，需要写入的存储单元对应的位线和源线接地，同时，该行中其他未选中存储单元的位线和源线以及其他未选中行对应的字线上均施加幅值为写入脉冲幅值1/2的电压脉冲，用于抑制写串扰。
6.如权利要求3所述的FeFET阵列的写入方法，其特征在于，所述步骤2-2)的写后读验证，用于在对FeFET存储单元进行写入后，检验其存储状态是否符合需求，通过测量FeFET存储单元的Id-Vg曲线来提取其阈值电压，根据其是否在阈值区间内来进行检验。
7.如权利要求3所述的FeFET阵列的写入方法，其特征在于，所述步骤2-3)的错误校正程序，用于对错误的存储状态进行修正；当检测到写入错误后，根据错误的阈值状态相对阈值区间高出上限或低于下限，选择步长一定的递增或递减的脉冲序列进行重新写入；当阈值电压超过阈值区间的上限时，采用递增的正脉冲序列进行错误校正，每次在前一个脉冲幅值的基础上增大一个步长重新进行写入，每次写入后进行读验证，直到阈值电压在正确的区间内，则停止错误校正程序；同理，当阈值电压小于阈值区间的下限时，采用递减的负脉冲序列进行重新写入，直至阈值电压达到正确的区间内；对进行错误校正的脉冲序列的脉冲次数设定一个限度，若超过这一限度后，错误的存储状态没有被恢复，则判定为错误校正程序失败，需要启动耐久恢复程序。
8.如权利要求3所述的FeFET阵列的写入方法，其特征在于，所述步骤2-4)的耐久恢复程序，用于对循环后退化的FeFET器件性能进行恢复；根据实际的器件特性采用较大幅值的负电压脉冲施加到FeFET的栅极上，通过使循环中积累的俘获电子发生去俘获，从而使循环过程导致的阈值电压漂移恢复；选用的恢复电压脉冲幅值绝对值大小在6～10V，脉冲宽度在10μs～1ms。
...【技术特征摘要】
1.一种fefet阵列的写入方法，fefet阵列由fefet存储单元、字线、位线和源线组成1t结构的多级存储阵列，同一行的fefet存储单元共享相同的字线，同一列的fefet存储单元共享相同的位线和源线，其特征在于，在fefet阵列的写入过程中，采用自补偿波形的正负电压脉冲交替的脉冲序列进行写入，对fefet存储单元写后的状态进行读验证，当发现写入错误时，启动错误校正程序进行修正，以达到目标状态，若错误校正程序失败，则启动耐久恢复程序，恢复fefet存储器件性能；方法包括以下步骤：
2.如权利要求1所述的fefet阵列的写入方法，其特征在于，所述步骤1)对fefet阵列初始化，方法为：首先对整个阵列进行擦除，使每个fefet存储单元置于最低状态，随后选中阵列的所有字线，在字线上施加中间存储状态对应的编程脉冲，同时所有的位线和源线接地，从而使阵列中所有fefet存储单元置于中间存储状态，完成初始化。
3.如权利要求1所述的fefet阵列的写入方法，其特征在于，所述步骤2)中对fefet阵列的一行进行写入时，按照所述高低不同的存储状态的顺序依次写入，每个存储状态的写入步骤包括：
4.如权利要求1所述的fefet阵列的写入方法，其特征在于，所述步骤2)中对fefet阵列进行逐行写入时，分别选中每一行对应的字线，对该行进行写入。
5.如权利要求1所述的fefet阵列的写入方法，其特征在于，所述步骤2)中对fefet阵列的一行进行写入时，对该行中存储相同存储状态的fefet存储单元同时写入：在选中的行对应的字线上施加相应的写入脉冲，需要写入的存储单元对应的位线和源线接地，同时，该...
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