一种双输出基本逻辑单元及FPGA逻辑打包方法技术

本发明专利技术提供一种双输出基本逻辑单元，涉及FPGA设计技术领域，其主要结构为：双输出查找表的第一输出端接第一触发器的输入端及第一多路选择器的一个输入端，第一触发器的输出端接第一多路选择器的另一个输入端，第一多路选择器的输出端作为双输出基本逻辑单元的第一总输出端；双输出查找表的第二输出端接第二触发器的输入端及第二多路选择器的一个输入端，第二触发器的输出端接第二多路选择器的另一个输入端，第二多路选择器的输出端作为双输出基本逻辑单元的第二总输出端。本发明专利技术还提供了基于上述双输出基本逻辑单元的FPGA逻辑打包方法。本发明专利技术能够覆盖当前主流FGPA的可配置单元结构，能更大程度的提高资源利用率，具有更好的适应性。

【技术实现步骤摘要】

本专利技术涉及fpga设计，尤其涉及一种双输出基本逻辑单元及fpga逻辑打包方法。

技术介绍

1、目前fpga芯片领域发展日新月异，相关芯片在各行各业中广泛应用。同时fpga芯片的eda开发工具也被广泛使用，并且随着芯片设计的规模增长，对相关工具的性能要求提出了更高的要求。打包阶段作为设计流程中的一个关键阶段，它的结果直接影响后端的布局布线的难易，以及对最终生成电路的时延、面积等都具有一定影响。因此提高打包方法的性能对整个eda工具链具有重要的意义。

2、现场可编程门阵列fpga是一种可编程逻辑器件，基本架构包括输入输出模块(iob)、可配置逻辑块(clb)、布线资源等。这些资源可以通过编程配置成各种逻辑功能。经典的打包算法都是基于单元块结构的逻辑簇，比如vpack，tvpack，其中，vpack的输入是包含lut(look up table，查找表)和寄存器的网表，输出是逻辑簇的网表。算法第一阶段采用简单高效的模式匹配算法，贪婪地将一个寄存器和一个lut打包成一个基本逻辑单元(ble)。第二个阶段，再把这些ble打包成逻辑簇。为了减少clb的本文档来自技高网...

【技术保护点】

1.一种双输出基本逻辑单元，其特征在于：包括双输出查找表(LUT_O2)、第一触发器(FF1)、第二触发器(FF2)、第一多路选择器(MUX1)、第二多路选择器(MUX1)；

2.根据权利要求1所述的一种双输出基本逻辑单元，其特征在于：所述第三多路选择器(MUX3)的控制端接另一路输入信号作为控制信号。

3.根据权利要求1所述的一种双输出基本逻辑单元，其特征在于：所述第三多路选择器(MUX3)的控制端接常量VCC。

4.基于权利要求1所述双输出基本逻辑单元的一种FPGA逻辑打包方法，其特征在于，包括下述步骤：

5.基于权利要求1所述双输出基...

【技术特征摘要】

1.一种双输出基本逻辑单元，其特征在于：包括双输出查找表(lut_o2)、第一触发器(ff1)、第二触发器(ff2)、第一多路选择器(mux1)、第二多路选择器(mux1)；

2.根据权利要求1所述的一种双输出基本逻辑单元，其特征在于：所述第三多路选择器(mux3)的控制端接另一路输入信号作为控制信号。

【专利技术属性】
技术研发人员：曹保健，王宁，李锋，李文琪，刘宣钰，杨晓晨，
申请(专利权)人：成都华微电子科技股份有限公司，
类型：发明
国别省市：

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