【技术实现步骤摘要】
本申请涉及存储，尤其涉及一种存储装置及其控制方法、电子设备。
技术介绍
1、当前主流的dram(dynamic random access memory，动态随机存取内存)产品的存储单元主要基于1t1c(1transistor 1capacitor)结构，也即一个存储单元中包含一个晶体管和一个电容。随着工艺节点的演进，基于1t1c结构的存储密度提升受到了限制。
2、近年来，为了提升存储密度，研究人员提供了一种采用浮栅型晶体管的dram产品，如图1所示，在该存储产品中，存储单元c采用单个浮栅型晶体管，且该浮栅型晶体管制作在前道工序。如图2所示，该存储单元c具有“0”态和“1”态。由于工艺波动，两种状态下的读取电流ird接近正态分布。其中，“0”态下的读取电流ird较小，“1”态下的读取电流ird较大。在进行读取操作时，通过设定参考电流iref在“0”态的最大读取电流和“1”态的最小读取电流之间，通过灵敏放大器sa(sensing amplifier)对读取电流进行放大，并将读取电流与参考电流iref进行比较，以对存储数据进行读出。在此情况下，电流读取裕量(sense margin)较小，相当于“0”态的最大读取电流和“1”态的最小读取电流之间的电流差值的一半，这样就需要灵敏放大器sa具有非常精确的灵敏度，对存储装置的设计具有很高的要求。
3、基于此，本申请提供一种改进的存储装置，在增大电流读取裕量(sense margin)的同时，还能够进一步提升存储密度。
技术实现思路
1、本申请提供一种存储装置及其控制方法、电子设备，能够在增大电流读取裕量(sense margin)的同时，还能够进一步提升存储密度。
2、本申请提供一种存储装置，该存储装置中包括第一存储单元以及与第一存储单元电连接的差分灵敏放大器。第一存储单元中包括第一浮栅晶体管和第二浮栅晶体管。其中，第一浮栅晶体管和第二浮栅晶体管位于后道工序，并且采用氧化物半导体环沟道型场效应晶体管。差分灵敏放大器位于前道工序，并且差分灵敏放大器同时与第一浮栅晶体管和第二浮栅晶体管的源极连接。
3、一方面，在本申请提供的存储装置中，存储单元采用第一浮栅晶体管和第二浮栅晶体管，并将两个浮栅晶体管连接至同一差分灵敏放大器，也即存储单元采用差分2t结构。这样一来，在进行数据读取操作时，无需设定参考电流，通过将两个浮栅晶体管的读出电流的大小，直接进行比较，即可获取存储单元中的存储数据，从而可以增大电流读取裕量，能够很好的满足读操作的可靠性和稳定性。
4、另一方面，在本申请提供的存储装置中，存储单元中的第一浮栅晶体管和第二浮栅晶体管采用os caa晶体管(即浮栅氧化物半导体环沟道型场效应晶体管)，os caa晶体管可以满足在后道工序(back end of line，beol)集成，在此基础上，将差分灵敏放大器设置在前道工序(front end of line，feol)，从而降低了差分灵敏放大器的面积开销，进而能够提升存储密度。当然，采用os caa晶体管还具有漏电小、较好的保持特性(retention)、可低温制备等优势。
5、在一些可能实现的方式中，上述存储装置包括第一存储阵列；该第一存储阵列包括：阵列排布的多个浮栅晶体管、多个字线、多个板线、多个位线。在第一存储阵列中，位于不同行的浮栅晶体管的栅极分别连接不同的字线，位于不同行的浮栅晶体管的漏极分别连接不同的板线；位于不同列的浮栅晶体管的源极分别连接不同的位线。在阵列排布的多个浮栅晶体管中，位于同一行的相邻两个浮栅晶体管分别作为第一存储单元中的第一浮栅晶体管和第二浮栅晶体管，且与第一浮栅晶体管和第二浮栅晶体管连接的两条位线连接至同一差分灵敏放大器。位于不同列的第一存储单元通过位线连接至不同的差分灵敏放大器。
6、在一些可能实现的方式中，存储装置包括：同层设置的第一存储阵列和第二存储阵列。第一存储阵列、第二存储阵列均包括：阵列排布的多个浮栅晶体管、多个字线、多个板线、多个位线。在第一存储阵列、第二存储阵列中：位于不同列的多个浮栅晶体管的栅极连接到不同的字线，位于不同列的多个浮栅晶体管的漏极连接到不同的板线；位于不同行的多个浮栅晶体管的源极连接到不同的位线。第一存储阵列和第二存储阵列中对应位置的两个浮栅晶体管分别作为第一存储单元中的第一浮栅晶体管和第二浮栅晶体管，且与第一浮栅晶体管和第二浮栅晶体管连接的两条位线连接至同一差分灵敏放大器。
7、在一些可能实现的方式中，第一存储阵列和第二存储阵列位于同层。
8、在一些可能实现的方式中，第一存储阵列和第二存储阵列位于不同层。
9、相比于第一存储阵列和第二存储阵列可以集成在同一层，通过将第一存储阵列和第二存储阵列设置在不同层，能够进一步的提高存储密度。
10、在一些可能实现的方式中，第一浮栅晶体管包括：叠层结构、第一沟槽、栅极、浮栅、栅极绝缘层、沟道层。叠层结构设置在硅基板上，叠层结构中包括源极层和漏极层，源极层相对于漏极层靠近硅基板。第一沟槽设置在叠层结构上，且第一沟槽的至少延伸至所述源极层中。栅极设置在第一沟槽中，并延伸至源极层所在的深度。浮栅设置在第一沟槽中，并浮栅环绕栅极设置。栅极绝缘层位于栅极与浮栅之间。沟道层覆盖第一沟槽的内壁，并连接源极层和漏极层。
11、本申请还提供一种如前述任一种可能实现的方式中提供的存储装置的控制方法，该控制方法包括：
12、在进行写操作时：向选中的第一浮栅晶体管的栅极施加高电压，源极和漏极施加低电压；并向选中的第二浮栅晶体管的源极和漏极施加高电压，栅极施加低电压。或者，向选中的第一浮栅晶体管的源极和漏极施加高电压，栅极施加低电压；向选中的第二浮栅晶体管的栅极施加高电压，源极和漏极施加低电压。
13、在进行读操作时：向选中的第一浮栅晶体管和第二浮栅晶体管的栅极施加高电压，并向选中的第一浮栅晶体管和第二浮栅晶体管的漏极施加读取电压；通过差分灵敏放大器放大选中的第一浮栅晶体管和第二浮栅晶体管的源极电流；根据选中的第一浮栅晶体管和第二浮栅晶体管的源极电流大小，确定选中的第一存储单元中的存储数据。
14、在一些可能实现的方式中，上述向选中的第一浮栅晶体管的栅极施加高电压，源极和漏极施加低电压；并向选中的第二浮栅晶体管的源极和漏极施加高电压，栅极施加低电压，可以包括：向选中的第一浮栅晶体管的栅极施加高电压，源极和漏极施加低电压，以在选中的第一浮栅晶体管中写入“1”；向选中的第二浮栅晶体管的源极和漏极施加高电压，栅极施加低电压，以在选中的第二浮栅晶体管中写入“0”；在此情况下，在选中的第一存储单元中写入存储数据“1”。
15、在一些可能实现的方式中，上述向选中的第一浮栅晶体管的源极和漏极施加高电压，栅极施加低电压；向选中的第二浮栅晶体管的栅极施加高电压，源极和漏极施加低电压，可以包括：向选中的第一浮栅晶体管的源极和漏极施加高电压，栅极施加低电压，以在选中的第一浮栅晶体管中写本文档来自技高网...
【技术保护点】
1.一种存储装置，其特征在于，包括第一存储单元、差分灵敏放大器；
2.根据权利要求1所述的存储装置，其特征在于，
3.根据权利要求1所述的存储装置，其特征在于，
4.根据权利要求3所述的存储装置，其特征在于，
5.根据权利要求3所述的存储装置，其特征在于，
6.根据权利要求1-5任一项所述的存储装置，其特征在于，
7.一种如权利要求1-6任一项所述的存储装置的控制方法，其特征在于，包括：
8.根据权利要求7所述的存储装置的控制方法，其特征在于，
9.根据权利要求7或8所述的存储装置的控制方法，其特征在于，
10.根据权利要求7-9任一项所述的存储装置的控制方法，其特征在于，
11.一种电子设备，其特征在于，包括电路板以及如权利要求1-6任一项所述的存储装置，所述存储装置与所述电路板电连接。
【技术特征摘要】
1.一种存储装置，其特征在于，包括第一存储单元、差分灵敏放大器；
2.根据权利要求1所述的存储装置，其特征在于，
3.根据权利要求1所述的存储装置，其特征在于，
4.根据权利要求3所述的存储装置，其特征在于，
5.根据权利要求3所述的存储装置，其特征在于，
6.根据权利要求1-5任一项所述的存储装置，其特征在于，
7.一种如权利要求1-...
【专利技术属性】
技术研发人员：章文强，景蔚亮，王正波，廖恒，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：
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