【技术实现步骤摘要】
本专利技术涉及算力加速，尤其是一种极限计算加速器。
技术介绍
1、算力加速对时代的意义是深远而重要的。随着科技的不断进步和数字化时代的来临，计算能力的提升成为推动社会发展和经济进步的关键因素。算力加速作为一项核心技术，对时代的意义表现在以下几个方面：
2、1.推动科学技术进步：算力加速技术为各个领域的科学和技术研究提供了强大支持。从基础科学研究到人工智能、生物医学、工程仿真等应用，都需要高性能计算能力来处理复杂数据和进行精确模拟。算力加速技术的应用，推动科学家们在探索未知领域、解决复杂问题和取得突破性成果方面取得更大进展。
3、2.促进创新和产业升级：高性能计算能力加速了产品研发、设计和优化过程，缩短了开发周期，推动了产品创新。对企业而言，算力加速意味着更高效的数据处理、更准确的模拟分析，使其在市场竞争中脱颖而出。加速创新和产业升级，提高了企业的核心竞争力。
4、3.提高生活品质：算力加速对人们的日常生活也产生积极影响。在医疗领域，高性能计算加速了基因组学分析、药物研发等，为疾病诊断和治疗提供更精准的解决方案。在智能交通领域，算力加速技术为自动驾驶、交通流优化等带来了更安全、更高效的交通体验。
5、4.解决复杂社会问题：高性能计算能力使得大规模数据的分析和处理成为可能；政府和社会组织可以利用算力加速技术，更好地应对气候变化、自然灾害、公共卫生等复杂社会问题，提高决策的科学性和准确性。
6、5.推动数字经济发展：在数字化时代，数据量不断增长，对计算能力的需求也日益增加。算
7、综上，算力加速对时代的意义在于推动科学技术进步、促进创新和产业升级、提高生活品质、解决复杂社会问题，以及推动数字经济的繁荣发展。随着技术的不断演进，算力加速将继续发挥重要作用，为人类社会的持续进步和发展做出更大的贡献。但是，算力加速在目前的各行业应用较少。
技术实现思路
1、本专利技术要解决的技术问题是：克服现有技术中之不足，提供一种极限计算加速器。
2、本专利技术解决其技术问题所采用的技术方案是：一种极限计算加速器，具有16个加速器单元，每个加速器单元均由基于risc-v的控制单元、fpga加速器单元和存储器组成，其中，所述控制单元具有一顶级主控risc-v和若干主控risc-v，所述fpga加速器单元具有若干fpga加速器，所述存储器包括可擦除可控制只读存储器。
3、进一步地，所述顶级主控risc-v来控制i/o传输并将工作任务分配给16个加速器单元。
4、进一步地，所述顶级主控risc-v由可擦除可控制只读存储器进行配置，所述主控risc-v单元配置加速器单元和非阻塞开关。
5、更进一步地，所述非阻塞开关设置有4个，所述主控risc-v和16个加速器单元通过非阻塞开关相互连接，其中，3个非阻塞开关实现从主控risc-v到加速器单元的32个连接，1个非阻塞开关实现各fpga加速器间的连接。
6、进一步地，所述主控risc-v包括主控risc-v计算器，所述主控risc-v计算器通过两个fpga加速器实现，该主控risc-v计算器管理i/o传输并将任务分配给16个加速器单元。
7、进一步地，所述非阻塞开关使用动态控制的开关块，连接允许互连开关块和布线结构被运行的risc-v代码和/或fpga内部生成的信号改变。
8、更进一步地，所述动态控制的开关块在固定或动态模式中由初始配置或相邻的clb控制，每个clb在配置时设置一个模式，以充当相邻的开关块控制器。
9、更进一步地，所述clb在配置时设置需要连接的控制开关块。
10、更进一步地，所述动态控制的开关块切换块配置需要重新设置，具体为：通过将新的比特流加载到j-tag链的本地切换块部分，然后将j-tag加载到控制点或通过并行加载从相邻配置寄存器。
11、更进一步地，所述动态控制的开关块由一组寄存器控制且在配置时固定，其中，一个寄存器用于保存当前连接配置，一个寄存器用于保存下一个配置。
12、进一步地，16个加速器单元均通过提供重写本地配置信息的手段来实现。
13、进一步地，所述fpga加速器使用fpga专用硬件实现多个16x 16的实际交叉开关，这些交叉开关连接在一起以制作更大的交叉开关。
14、进一步地，连接到16个加速器单元的模块，采用单端的6线标准速度控制信号组。
15、本专利技术的有益效果是：
16、本专利技术的极限计算加速器可使用28nm、14nm及14nm以下工艺构建管道长配置，由非阻塞交叉开关实现层与层之间算法传递，对算力进行加速；
17、不需要将所有开关都实现完整的16x16高速交叉式，连接到16个加速器单元模块的6线标准速度控制信号组是单端的，它们不使用fpga的串行收发器(serdes)硬件；
18、fpga的计算速率与数据量大小无关。当管道被占满后，无论数据量多大，仍然是每个时钟滴答结束，就会完成一个数据元素的sbal计算；
19、fpga的计算速率也与计算复杂度无关，更复杂的计算只是意味着更多的管道步骤，管道被填满，每个时钟滴答结束，就会完成一个数据元素的sbal计算。
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1.一种极限计算加速器，其特征在于：具有16个加速器单元，每个加速器单元均由基于RISC-V的控制单元、FPGA加速器单元和存储器组成，其中，所述控制单元具有一顶级主控RISC-V和若干主控RISC-V，所述FPGA加速器单元具有若干FPGA加速器，所述存储器包括可擦除可控制只读存储器。
2.如权利要求1所述的一种极限计算加速器，其特征在于：所述顶级主控RISC-V来控制I/O传输并将工作任务分配给16个加速器单元。
3.如权利要求1所述的一种极限计算加速器，其特征在于：所述顶级主控RISC-V由可擦除可控制只读存储器进行配置，所述主控RISC-V单元配置加速器单元和非阻塞开关。
4.如权利要求3所述的一种极限计算加速器，其特征在于：所述非阻塞开关设置有4个，所述主控RISC-V和16个加速器单元通过非阻塞开关相互连接，其中，3个非阻塞开关实现从主控RISC-V到加速器单元的32个连接，1个非阻塞开关实现各FPGA加速器间的连接。
5.如权利要求1所述的一种极限计算加速器，其特征在于：所述主控RISC-V包括主控RISC-V计算器，
6.如权利要求1所述的一种极限计算加速器，其特征在于：所述非阻塞开关使用动态控制的开关块，连接允许互连开关块和布线结构被运行的RISC-V代码和/或FPGA内部生成的信号改变。
7.如权利要求6所述的一种极限计算加速器，其特征在于：所述动态控制的开关块在固定或动态模式中由初始配置或相邻的CLB控制，每个CLB在配置时设置一个模式，以充当相邻的开关块控制器。
8.如权利要求7所述的一种极限计算加速器，其特征在于：所述CLB在配置时设置需要连接的控制开关块。
9.如权利要求6所述的一种极限计算加速器，其特征在于：所述动态控制的开关块切换块配置需要重新设置，具体为：通过将新的比特流加载到j-tag链的本地切换块部分，然后将j-tag加载到控制点或通过并行加载从相邻配置寄存器。
10.如权利要求9所述的一种极限计算加速器，其特征在于：所述动态控制的开关块由一组寄存器控制且在配置时固定，其中，一个寄存器用于保存当前连接配置，一个寄存器用于保存下一个配置。
11.如权利要求1所述的一种极限计算加速器，其特征在于：16个加速器单元均通过提供重写本地配置信息的手段来实现。
12.如权利要求1所述的一种极限计算加速器，其特征在于：所述FPGA加速器使用FPGA专用硬件实现多个16x 16的实际交叉开关，这些交叉开关连接在一起以制作更大的交叉开关。
13.如权利要求1所述的一种极限计算加速器，其特征在于：连接到16个加速器单元的模块，采用单端的6线标准速度控制信号组。
...【技术特征摘要】
1.一种极限计算加速器，其特征在于：具有16个加速器单元，每个加速器单元均由基于risc-v的控制单元、fpga加速器单元和存储器组成，其中，所述控制单元具有一顶级主控risc-v和若干主控risc-v，所述fpga加速器单元具有若干fpga加速器，所述存储器包括可擦除可控制只读存储器。
2.如权利要求1所述的一种极限计算加速器，其特征在于：所述顶级主控risc-v来控制i/o传输并将工作任务分配给16个加速器单元。
3.如权利要求1所述的一种极限计算加速器，其特征在于：所述顶级主控risc-v由可擦除可控制只读存储器进行配置，所述主控risc-v单元配置加速器单元和非阻塞开关。
4.如权利要求3所述的一种极限计算加速器，其特征在于：所述非阻塞开关设置有4个，所述主控risc-v和16个加速器单元通过非阻塞开关相互连接，其中，3个非阻塞开关实现从主控risc-v到加速器单元的32个连接，1个非阻塞开关实现各fpga加速器间的连接。
5.如权利要求1所述的一种极限计算加速器，其特征在于：所述主控risc-v包括主控risc-v计算器，所述主控risc-v计算器通过两个fpga加速器实现，该主控risc-v计算器管理i/o传输并将任务分配给16个加速器单元。
6.如权利要求1所述的一种极限计算加速器，其特征在于：所述非阻塞开关使用动态控制的开关块，连接允许互连开关块和...
【专利技术属性】
技术研发人员：单洪泷，蔡卓然，
申请(专利权)人：上海承邀企业管理合伙企业有限合伙，
类型：发明
国别省市：
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