【技术实现步骤摘要】
本公开涉及半导体，涉及但不限于一种延迟锁相环及其控制方法、存储器。
技术介绍
1、动态随机存取存储器(dynamic random access memory，dram)等存储器在进行读写操作时，需要开启延迟锁相环(delay lock loop，dll)，用来消除内部时钟信号与外部时钟信号的时钟偏移，进而保证外部时钟信号、数据选通信号(dqs)相位对齐，从而保证外部时钟信号和数据选通信号的同步，实现高质量的数据通信。然而，在实际应用中，延迟锁相环仍存在诸多问题亟待解决。
技术实现思路
1、鉴于此，本公开实施例提出了一种延迟锁相环及其控制方法、存储器。其中，本公开实施例的一方面提供了一种延迟锁相环，包括：
2、相位检测电路，被配置为接收参考时钟信号和反馈时钟信号，并通过比较所述参考时钟信号和所述反馈时钟信号的相位产生指令信号；
3、延时电路，与所述相位检测电路连接，被配置为接收所述指令信号，并将接收的所述指令信号延迟输出；
4、控制电路，与所述延时电路连...
【技术保护点】
1.一种延迟锁相环，其特征在于，包括：
2.根据权利要求1所述的延迟锁相环，其特征在于，所述延时电路被配置为接收所述指令信号、所述参考时钟信号，并基于所述参考时钟信号产生时钟分频信号，利用所述时钟分频信号将所述指令信号延迟输出。
3.根据权利要求2所述的延迟锁相环，其特征在于，所述延时电路包括分频电路、时钟选择电路、输出电路；其中：
4.根据权利要求3所述的延迟锁相环，其特征在于，所述分频电路包括一个第一触发器、或级联关系为串联的多个第一触发器；所述第一触发器的数据输入端与数据互补输出端连接，相邻的两个第一触发器中前一个第一触发器的...
【技术特征摘要】
1.一种延迟锁相环，其特征在于，包括：
2.根据权利要求1所述的延迟锁相环，其特征在于，所述延时电路被配置为接收所述指令信号、所述参考时钟信号，并基于所述参考时钟信号产生时钟分频信号，利用所述时钟分频信号将所述指令信号延迟输出。
3.根据权利要求2所述的延迟锁相环，其特征在于，所述延时电路包括分频电路、时钟选择电路、输出电路；其中：
4.根据权利要求3所述的延迟锁相环，其特征在于，所述分频电路包括一个第一触发器、或级联关系为串联的多个第一触发器；所述第一触发器的数据输入端与数据互补输出端连接，相邻的两个第一触发器中前一个第一触发器的数据输出端与后一个第一触发器的时钟输入端连接。
5.根据权利要求3所述的延迟锁相环，其特征在于，所述时钟选择电路包括：一个数据选择器、或级联关系为串联的多个数据选择器；所述数据选择器的控制输入端被配置为接收所述选择信号，所述数据选择器的两个数据输入端分别被配置为接收参考时钟信号和所...
【专利技术属性】
技术研发人员：张雪艳，郑载勲，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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