静电放电（ESD）保护电路制造技术

本公开涉及静电放电(ESD)保护电路。一种两端子半导体受控整流器(SCR)器件具有耦合到第一节点的阳极端子和耦合到第二节点的阴极端子。SCR器件的阴极栅极和阳极栅极均未连接到用于控制SCR器件的接通的触发电路。SCR器件具有用于接通的雪崩击穿电压，其中该雪崩击穿电压由SCR器件的PN结的击穿雪崩设置。电路路径包括耦合在第一节点与第二节点之间的M个齐纳二极管的串联连接的链以及阻塞二极管。电路路径具有用于接通的激活电压，其中该激活电压取决于齐纳二极管反向击穿电压的N倍。激活电压小于雪崩击穿电压。

【技术实现步骤摘要】

本公开一般而言涉及用于集成电路器件的静电放电(esd)保护电路系统。

技术介绍

1、在许多应用中需要对集成电路的输入/输出(i/o)和其它引脚(或焊盘)进行静电放电(esd)保护。对于用于低电容/高速通信信号(诸如对于在数据通信总线线路上使用)的高电压(hv)输入/输出引脚，这一点尤为重要。

2、对集成电路(ic)器件的某些输入/输出引脚进行hv esd保护的强制性要求(诸如对于具有系统级规范(如iec 62228-3和/或sae j2962)的低电容/高速hv输入/输出)包括：低电容；有限的面积占用；高电流/功率能力；以及对不同电磁(em)事件(诸如对于不同应力上升时间和电流持续时间源类型(例如，直接功率注入测试或瞬态抗扰度测试))的高抗扰度。hv esd保护还必须在供给的ic壳体和未供给的ic壳体中两者中均表现出高抗扰度和稳健性。此外，对不想要的触发的高抗扰度也是必要的(例如，在输入/输出引脚上的电感效应的情况下)。

3、具有低面积占用(低电容)和高稳健性(电流能力)以及高em抗扰度的集成hv esd保护的实现是一项挑战。本文描本文档来自技高网...

【技术保护点】

1.一种静电放电ESD保护电路，包括：

2.如权利要求1所述的ESD保护电路，其中，第一SCR器件的阴极栅极节点和阳极栅极节点两者均未连接到用于控制第一SCR器件的接通的触发电路。

3.如权利要求1所述的ESD保护电路，其中，第一电路路径包括M个齐纳二极管的串联连接的链，这些齐纳二极管耦合在第一SCR器件的阳极端子与阴极端子之间，其中所述激活电压取决于齐纳二极管的反向击穿电压的M倍。

4.如权利要求3所述的ESD保护电路，其中，所述第一电路路径还包括与M个齐纳二极管的串联连接的链直接串联连接的二极管。

5.如权利要求4所述的ESD保护电路，...

【技术特征摘要】

1.一种静电放电esd保护电路，包括：

2.如权利要求1所述的esd保护电路，其中，第一scr器件的阴极栅极节点和阳极栅极节点两者均未连接到用于控制第一scr器件的接通的触发电路。

3.如权利要求1所述的esd保护电路，其中，第一电路路径包括m个齐纳二极管的串联连接的链，这些齐纳二极管耦合在第一scr器件的阳极端子与阴极端子之间，其中所述激活电压取决于齐纳二极管的反向击穿电压的m倍。

4.如权利要求3所述的esd保护电路，其中，所述第一电路路径还包括与m个齐纳二极管的串联连接的链直接串联连接的二极管。

5.如权利要求4所述的esd保护电路，其中，二极管的阴极面向m个齐纳二极管的所述串联连接的链中的所述二极管直接连接到的齐纳二极管的阴极。

6.如权利要求1所述的esd保护电路，其中，所述雪崩击穿电压由第一scr器件的pn结的击穿雪崩设置。

7.如权利要求6所述的esd保护电路，其中，第一scr器件包括耦合到pnp型双极晶体管的npn型双极晶体管，并且其中第一scr器件的所述pn结是npn型双极晶体管的集电极与基极之间的结。

8.如权利要求1所述的esd保护电路，还包括两端子类型的第二scr器件，该第二scr器件由阳极端子和阴极端子组成，并且其中第二scr器件的阳极端子耦合到第一scr器件的阳极端子，并且其中第二scr器件的阴极端子耦合到第一引脚。

9.如权利要求8所述的esd保护电路，其中，第一引脚是用于集成电路的输入/输出的信号引脚，并且第二引脚是用于集成电路的接地参考的参考引脚。

10.如权利要求8所述的esd保护电路，其中，第一引脚是用于集成电路信号的接地参考的参考...

【专利技术属性】
技术研发人员：L·迪比卡里，
申请(专利权)人：意法半导体国际公司，
类型：发明
国别省市：