【技术实现步骤摘要】
本专利技术属于读出集成电路领域，具体涉及一种基于嵌入式ccia和混合型dsm的读出电路。
技术介绍
1、读出集成电路(readout integrated circuit,roic)是一种将传感器的模拟信号转换为数字信号的关键电路模块。高精度roic具有低噪声，低失调和高能效等特点，广泛应用于消费电子，医疗设备，工业自动化等领域的各种传感器系统中以实现信号的放大和数字化处理。由于输入电压信号通常只有几十毫伏，roic通常包含一个仪表放大器(instrumentation amplifier,ia)和一个高精度的模数转换器(analog-to-digital，adc)，后者通常为delta-sigma调制器(delta-sigma modulator，dsm)。其中ia将输入信号放大与到adc的典型输入范围兼容的水平，adc将模拟信号量化为数字输出。
2、作为roic的第一级，ia定义了roic的输入特性，例如输入参考噪声、失调、增益精度和输入阻抗等。此外，roic的能量效率通常由其ia决定。目前已经有多种ia结构，例如开关电容(switched-capacitor,sc)ia、三运放(three-opamp)ia、电流反馈(current-feedback,cf)ia、电阻反馈(resistive-feedback,rf)ia等。scia利用开关电容技术实现高精度高线性度的信号放大，但是由于噪声混叠和需要额外的高功耗输入缓冲器来提高输入阻抗，其能效较低；three-opamp ia由三个运算放大器组成，第一个运放缓冲
3、ccia利用电容来隔离直流偏置电压同时传递交流信号，具有良好的能效效率和增益精度。文献[1]在ccia后面接了一个离散时间(discrete-time,dt)dsm来实现高精度的roic。文献[1]的roic的缺点是ia在dsm的环路外面，导致roic的增益误差不仅来源于ccia还来源于dsm，高精度roic由两个高精度电路模块构成，设计复杂度高。此外，dtdsm的sc积分器会引入噪声混叠的问题，为了避免sc积分器对ccia的输出毛刺进行积分，ccia的输出必须完全稳定，这对ccia的带宽提出了更高的要求，从而限制了能量效率。文献[2]在ccia后面接了一个连续时间(continuous-time,ct)dsm,ctdsm没有噪声混叠的问题同时对ccia来说，电阻负载更容易驱动。文献[2]的缺点与文献[1]相同，都需要分别设计一个高精度的ccia和高精度的dsm来实现高精度的roic,设计复杂度较高。除此之外，ctdsm对过量环路延时、电阻电容(resistor-and-capacitor,rc)系数变化等更加敏感，需要额外的电路进行补偿和校准；为了避免积分到ccia的输出毛刺，文献[2]在斩波发生时通过死区(dead-band,db)开关把ctdsm的输入接到共模电压，当毛刺消失后再接到ccia的输出端。一方面，由于只db了输入信号，降低了roic的增益；另一方面，由于roic的采样频率远高于斩波频率和db频率，非均匀采样会降低dsm的分辨率，需要复杂的技术来重构分辨率。文献[3]将ccia嵌在ctdsm环路里面，降低了对ccia增益和线性度的设计要求，而且roic的增益精度只取决于ccia，简化了设计复杂度。但是文献[3]为了避免引起量化噪声混叠，斩波频率设置为roic采样频率的一半，高的斩波频率会降低roic的等效输入阻抗，降低ccia中放大器的输出阻抗，而且残余失调电压会比较大。此外，文献[3]使用了6位量化器来降低dsm量化噪声并提高dsm的动态范围，但需要动态单元匹配(dynamic element matching,dem)技术来提高多位dac的线性度，增加了额外的电路和功耗。文献[4]在文献[3]的基础上采用了归零(return-to-zero,rz)数模转换器(digital-to-analog convertor,dac)和一位量化器。通过让斩波发生在dac的rz相位期间来避免量化噪声混叠，同时斩波频率可以远低于roic的采样频率。一位量化器具有固有线性，不需要配合使用dem等技术。文献[4]的缺点是rz dac在整个周期贡献噪声但只有半个周期贡献信号，导致有效输入信号幅度降低了一半，而且在工艺、电压、温度(process,voltage,temperature,pvt)变化下，rz dac脉宽变化会降低roic的增益精度。此外，1位量化器会限制dsm的量化噪声和动态范围，同时对ccia的输出摆幅提出了更高的要求。
4、上述引用的参考文献如下：
5、[1]j.jun,s.park,j.kang,and s.kim,“a 22-bit read-out ic with 7-ppm inland sub-100-$\mu$hz1/$f$corner for dc measurement systems,”ieee j.solid-statecircuits,vol.54,no.11,pp.3086–3096,nov.2019,doi:10.1109/jssc.2019.2934817.
6、[2]h.jiang,s.nihtianov,and k.a.a.makinwa,“an energy-efficient 3.7-nv/$\surd$hz bridge readout ic with a stable bridge offset compensation scheme,”ieee j.solid-state circuits,vol.54,no.3,pp.856–864,mar.2019,doi:10.1109/jssc.2018.2885556.
7、[3]h.chandrakumar and d.markovic,“a 15.2-enob 5-khz bw 4.5-$\mu$wchopped ct$\delta\sigma$-adc for artifact-tolerant neural recording frontends,”ieee j.solid-state circuits,vol.53,no.12,pp.3470–3483,dec.2018,doi:10.1109/jssc.2018.2876468.
8、[4]h.jiang,c.ligouras,s.nihtianov,and k.a.a.makinwa,“a 4.5nv/√hzcapacitively coupled continuous-time sigma-delta modulator with an energy-efficient choppi本文档来自技高网...
【技术保护点】
1.一种基于嵌入式CCIA和混合型DSM的读出电路，其特征在于，包括嵌入式CCIA和混合型DSM；
2.如权利要求1所述的基于嵌入式CCIA和混合型DSM的读出电路，其特征在于，所述读出电路所采用的时序图中，DB开关的控制时钟φDB、RZ DAC的控制时钟φRZ、斩波时钟φCHOP、两相非交叠时钟φ1和φ2满足：
3.如权利要求2所述的基于嵌入式CCIA和混合型DSM的读出电路，其特征在于，所述φDB的脉宽为ROIC采样周期的25％。
4.如权利要求2所述的基于嵌入式CCIA和混合型DSM的读出电路，其特征在于，所述φRZ的脉宽为φDB脉宽的10％。
5.如权利要求2所述的基于嵌入式CCIA和混合型DSM的读出电路，其特征在于，所述N＝3,φCHOP的频率等于ROIC采样频率的1/8。
6.如权利要求1所述的基于嵌入式CCIA和混合型DSM的读出电路，其特征在于，所述嵌入式CCIA包括第一输入电容(CIN1)、第二输入电容(CIN2)、第一反馈电容(CFB1)、第二反馈电容(CFB2)、第一斩波开关(CHOP1)、第三斩
7.如权利要求1所述的基于嵌入式CCIA和混合型DSM的读出电路，其特征在于，所述RC积分器电路包括第一积分电阻(RINT1)、第二积分电阻(RINT2)、第一积分电容(CINT1)、第二积分电容(CINT2)、第一辅助电阻(RAUX1)、第二辅助电阻(RAUX2)、第二运算放大器(OTA2)、第一开关(S1)、第二开关(S2)、第三开关(S3)、第四开关(S4)、第五开关(S5)、第六开关(S6)、第七开关(S7)、第八开关(S8)；
8.如权利要求1所述的基于嵌入式CCIA和混合型DSM的读出电路，其特征在于，所述第一SC积分器包括第一采样电容(CS1)、第二采样电容(CS2)、第三积分电容(CINT3)、第四积分电容(CINT4)、第三运算放大器(OTA3)、第九开关(S9)、第十开关(S10)、第十一开关(S11)、第十二开关(S12)、第十三开关(S13)、第十四开关(S14)、第十五开关(S15)；
9.如权利要求1所述的基于嵌入式CCIA和混合型DSM的读出电路，其特征在于，所述第二SC积分器包括第一求和电容(CADD1)、第二求和电容(CADD2)、第三求和电容(CADD3)、第四求和电容(CADD4)、第三采样电容(CS3)、第四采样电容(CS4)、第五积分电容(CINT5)、第六积分电容(CINT6)、第四运算放大器(OTA4)、第十六开关(S16)、第十七开关(S17)、第十八开关(S18)、第十九开关(S19)、第二十开关(S20)、第二十一开关(S21)和第二十二开关(S22)；
10.如权利要求1所述的基于嵌入式CCIA和混合型DSM的读出电路，其特征在于，所述1.5位量化器包括第一双差分比较器(COMP1)和第二双差分比较器(COMP2)；第一双差分比较器(COMP1)的第一差分输入对为第四运算放大器(OTA4)的正输出端VINTP3信号和第四运算放大器(OTA4)的负输出端VINTN3信号，第二差分输入对为片外参考信号VCP和VCN，输出1位数字信号B1；第二双差分比较器(COMP1)的第一差分输入对为第四运算放大器(OTA4)的正输出信号VINTP3和第四运算放大器(OTA4)的负输出端VINTN3信号，第二差分输入对为片外参考信号VCN和VCP，输出1位数字信号B0。
...【技术特征摘要】
1.一种基于嵌入式ccia和混合型dsm的读出电路，其特征在于，包括嵌入式ccia和混合型dsm；
2.如权利要求1所述的基于嵌入式ccia和混合型dsm的读出电路，其特征在于，所述读出电路所采用的时序图中，db开关的控制时钟φdb、rz dac的控制时钟φrz、斩波时钟φchop、两相非交叠时钟φ1和φ2满足：
3.如权利要求2所述的基于嵌入式ccia和混合型dsm的读出电路，其特征在于，所述φdb的脉宽为roic采样周期的25％。
4.如权利要求2所述的基于嵌入式ccia和混合型dsm的读出电路，其特征在于，所述φrz的脉宽为φdb脉宽的10％。
5.如权利要求2所述的基于嵌入式ccia和混合型dsm的读出电路，其特征在于，所述n＝3,φchop的频率等于roic采样频率的1/8。
6.如权利要求1所述的基于嵌入式ccia和混合型dsm的读出电路，其特征在于，所述嵌入式ccia包括第一输入电容(cin1)、第二输入电容(cin2)、第一反馈电容(cfb1)、第二反馈电容(cfb2)、第一斩波开关(chop1)、第三斩波开关(chop3)和第一运算放大器(ota1)；
7.如权利要求1所述的基于嵌入式ccia和混合型dsm的读出电路，其特征在于，所述rc积分器电路包括第一积分电阻(rint1)、第二积分电阻(rint2)、第一积分电容(cint1)、第二积分电容(cint2)、第一辅助电阻(raux1)、第二辅助电阻(raux2)、第二运算放大器(ota2)、第一开关(s1)、第二开关(s2)、第三开关(s3)、第四开关(s4)、第五开关(s5)、第六开关(s6)、第七开关(s7)、第八开关(s8)；
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