一种FPGA间的高速串行通信方法技术

本发明专利技术提供的是一种FPGA间的高速串行通信方法，其特征是：它由TX_DATA模块101、TX_CLOCK_GEN模块102、TX_RESET_CTRL模块103、TX_Aurora_8B10B模块104、TX_SFP+模块105、RX_SFP+模块106、RX_Aurora_8B10B模块107、RX_DATA模块108、RX_CLOCK_GEN模块109和RX_RESET_CTRL模块110组成。本发明专利技术可用于FPGA间的高速串行通信，可广泛用于高速数据通信领域。

【技术实现步骤摘要】

(一)本专利技术涉及的是一种高速串行通信方法，尤其涉及一种fpga间的高速串行通信方法，可用于高速串行数据通信，光纤通信，fpga间通信等多种，属于数据通信。

技术介绍

0、(二)
技术介绍

1、在过去的数十年里，电子信息技术水平以飞快的节奏在进步。现如今大数据时代的步伐已经迈开，生活中数据信息的交流传输也愈加的频繁。这就不仅要求更大的数据存储，对数据的传输速率的要求也同样严格。收发器接口电路广泛的应用于我们的日常生活中，它主要负责通信数据的串并转换，以实现传输的数据的正确性和高效性等。接口电路应用的广泛性和重要性促使针对它的研究变得尤为突出和迅速。

2、随着半导体技术的飞速发展，集成电路技术作为半导体技术的重要方向其发展进步亦是突飞猛进，处理器的性能也是迅速提高。由于通信数据的体积和速率愈来愈大，对于接口延迟的要求更为严格，其中互连延迟成为影响处理器性能关键问题。

3、传统并行形式的数据传输方式有如下几点不足，导致它在现如今的高速传输时代无法满足通信需求：首先，并行形式的传输中，所有数据共享一条总线，这就使得负载的驱动以本文档来自技高网...

【技术保护点】

1.一种FPGA间的高速串行通信方法，其特征是：它由TX_DATA模块101、TX_CLOCK_GEN模块102、TX_RESET_CTRL模块103、TX_Aurora_8B10B模块104、TX_SFP+模块105、RX_SFP+模块106、RX_Aurora_8B10B模块107、RX_DATA模块108、RX_CLOCK_GEN模块109和RX_RESET_CTR L模块110组成。所属系统分为发送端和接收端，TX_CLOCK_GEN模块102和RX_CLOCK_GEN模块109分别为发送端和接收端提供时钟信号。发送端中需要发送的数据在TX_DATA模块101中完成数据打包，打包...

【技术特征摘要】

1.一种fpga间的高速串行通信方法，其特征是：它由tx_data模块101、tx_clock_gen模块102、tx_reset_ctrl模块103、tx_aurora_8b10b模块104、tx_sfp+模块105、rx_sfp+模块106、rx_aurora_8b10b模块107、rx_data模块108、rx_clock_gen模块109和rx_reset_ctr l模块110组成。所属系统分为发送端和接收端，tx_clock_gen模块102和rx_clock_gen模块109分别为发送端和接收端提供时钟信号。发送端中需要发送的数据在tx_data模块101中完成数据打包，打包好的数据发送到tx_aurora_8b10b模块104中，所发送的数据在tx_aurora_8b10b模块104中完成并串转换、数据封帧并转换为差分信号tx_p和tx_n。信号tx_p和tx_n经过tx_sfp+模块105从电信号转换为光信号，转换后的光信号经过rx_sfp+模块106从光信号转换为电信号，转换后的信号由rx...

【专利技术属性】
技术研发人员：杜浩，苏丁华，张文涛，熊显名，
申请(专利权)人：桂林电子科技大学，
类型：发明
国别省市：