电容器及其制作方法技术

一种电容器及其制作方法。其中电容器，包括：半导体衬底；位于半导体衬底基底相对面上的总线和接地线；贯穿半导体衬底与总线连接的第一导电插塞；贯穿半导体衬底与接地线连接的第二导电插塞；位于半导体衬底基底面上的第一层间介质层；贯穿第一层间介质层且与第一导电插塞导通的第一电极；贯穿第一层间介质层且与第二导电插塞导通的接地垫层；位于第一层间介质层、第一电极及接地垫层上的第二层间介质层；贯穿第二层间介质层且与接地垫层连接的第三导电插塞；位于第二层间介质层中与第三导电插塞连通的第二电极。本发明专利技术降低电感，提高器件质量。

【技术实现步骤摘要】

本专利技术涉及半导体器件领域，尤其涉及。
技术介绍
在超大规模集成电路中，电容器是常用的无源元件之一。电容器经常整合在 双极(Bipolar)晶体管或互补式金属氧化物半导体(CMOS, ComplementaryMetal Oxide Semiconductor)晶体管等有源元件之中。目前制造的电容器可分成以多晶硅为电极以及以 金属为电极两种，以多晶硅为电极会有载子缺乏的问题，使得跨越电容器两端的表面电压 改变时，电容量也会随着改变，因此以多晶硅为电极的电容器无法满足现今逻辑电路要求 的线性需求。而以金属为电极的电容器则无上述的问题，此种以金属为电极的电容器泛称 为金属_绝缘_金属型(MM， Metal-Insulator-Metal)电容器。 —种现有制作金属_绝缘_金属型电容器的方法可以参考专利号为02105478的 中国专利所公开的技术方案。如图1所示，在半导体衬底100上用化学气相沉积法形成第 一层间介质层102，其中第一层间介质层102的材料可以是氧化硅；第一层间介质层102沉 积完成后，用化学机械研磨法来实现第一层间介质层102的平坦化；以溅镀法于第一层间 介质层102上方形成第一阻挡层103，第一阻挡层103是由氮化钛和钛组成，防止后续形成 的金属层扩散至第一层间介质层102中；在第一阻挡层103上方用化学气相沉积法形成以 铜或铝铜合金为材料的第一金属层104，作为后续电容器的下电极；接着用溅镀法在第一 金属层104上形成第二阻挡层105，防止第一金属层104扩散；用化学气相沉积法在第二阻 挡层105上形成绝缘层106，用于金属层间的绝缘，绝缘层106的材质须具有良好的介电常 数；用溅镀法在绝缘层106上形成第三阻挡层107，防止后续形成的金属层扩散至绝缘层； 用化学气相沉积法在第三阻挡层107上形成第二金属层108，作为后续电容器的上电极，第 二金属层108的材料为铜或铝铜合金；然后，在第二金属层108上用化学气相沉积法形成刻 蚀阻挡层110，刻蚀阻挡层110的材料为氮化硅，用于后述刻蚀金属层的硬掩膜；在刻蚀阻 挡层110上旋涂第一光刻胶层lll，经过曝光显影工艺后，在第一光刻胶层111上形成第一 图案，用于定义后续形成电容器上电极。 如图2所示，以第一光刻胶层111为掩膜，用干法刻蚀法去除刻蚀阻挡层110、第 二金属层108、第三阻挡层107和绝缘层106至露出第二阻挡层105，刻蚀后的第二金属层 108为电容器上电极108a ;去除第一光刻胶层111。 如图3所示，用旋涂法在刻蚀阻挡层110和第一金属层104上形成第二光刻胶层 112，经过曝光显影工艺后，在第二光刻胶层112上形成第二图案，用于定义后续形成电容 器下电极。 如图4所示，以第二光刻胶层112为掩膜，用干法刻蚀法刻蚀第二阻挡层105和第 一金属层104至露出第一阻挡层103，刻蚀后的第一金属层104为电容器下电极104a ;在形 成电容器上电极104a和下电极108a后，去除第二光刻胶层112 ;然后，用化学气相沉积法 在第一阻挡层103、第二阻挡层105和刻蚀阻挡层110上形成第二层间介质层114，第二层4间介质层114的材料可以是硼磷硅玻璃(BPSG)或氧化硅，用以隔离电容器上电极108a与 下电极104a以及后续沉积的金属层；用化学机械抛光法使第二层间介质层114平坦化；在 第二层间介质层114上旋涂第三光刻胶层115，经过曝光显影工艺后，在第三光刻胶层115 上形成开口图案116和开口图案117，开口图案116与后续电容器上电极108a连通的接触 孔位置对应，开口图案117与及后续电容器下电极104a连通的接触孔位置对应。 如图5所示，以第三光刻胶层115为掩膜，用干法刻蚀法沿开口图案116刻蚀第二 层间介质层114和刻蚀阻挡层110至露出电容器上电极108a，形成开口 118 ;同时沿开口 图案117刻蚀第二层间介质层114和第二阻挡层105至露出电容器下电极104a，形成开口 119。 如图6所示，在开口 118和119中填充满金属物质，形成与上电极108a连通的接触 孔120和与下电极104a连通的接触孔121 ;在第二层间介质层114上形成通过接触孔120 与上电极108a导通的总线122，通过接触孔121与下电极104a导通的接地线123。 现有工艺中，随着半导体器件集成度的提高，高性能集成电路需要低电感、去耦合 高的电容器。现有工艺中，电容器的尺寸都比较小，使与电容器连接的金属线截面积也相应 变小，进而无法制造电感小于1纳亨，电容大于IOO皮法的电容器。如果在半导体衬底基底 相对面上制作电容器，由于占用面积大，一方面浪费器件有效面积，同时器件之间的信号干 扰增大，造成器件质量下降。
技术实现思路
本专利技术解决的问题是提供一种，防止电容器的电感升高。 为解决上述问题，本专利技术提供一种电容器，包括半导体衬底；位于半导体衬底基 底相对面上的总线和接地线；贯穿半导体衬底与总线连接的第一导电插塞；贯穿半导体衬 底与接地线连接的第二导电插塞；位于半导体衬底基底面上的第一层间介质层；贯穿第一 层间介质层且与第一导电插塞导通的第一电极；贯穿第一层间介质层且与第二导电插塞导 通的接地垫层；位于第一层间介质层、第一电极及接地垫层上的第二层间介质层；贯穿第 二层间介质层且与接地垫层连接的第三导电插塞；位于第二层间介质层中与第三导电插塞 连通的第二电极。 可选的，所述第一导电插塞、第二导电插塞和第三导电插塞的材料为铜。 可选的，所述第一电极的材料为铜，厚度为l微米 5微米。 可选的，所述第一层间介质层和第二层间介质层的材料为氧化硅、氮氧化硅、含氟 或磷氧化硅或正硅酸乙酯。 可选的，所述第二电极的材料为铜，厚度为l微米 5微米。 可选的，所述第一导电插塞、第二导电插塞和第三导电插塞的侧内壁形成有金属 阻挡层。所述金属阻挡层的材料为氮化钛或氮化钽。 本专利技术提供一种电容器的制作方法，包括提供半导体衬底，半导体衬底基底相对 面上形成有总线和接地线，所述总线与半导体衬底上的MOS晶体管电连接；研磨半导体衬 底的基底面，减薄半导体衬底；在半导体衬底内形成贯穿半导体衬底且与总线连通的第一 导电插塞和与接地线连通的第二导电插塞；在半导体衬底的基底面上形成第一层间介质 层；在第一层间介质层中形成贯穿第一层间介质层的与第一导电插塞连接的第一电极和与第二导电插塞接连的接地垫层；在第一层间介质层、第一电极和接地垫层上形成第二层间 介质层；在第二层间介质层内形成贯穿第二层间介质层与接地垫层连接的第三导电插塞及 与第三导电插塞连通的第二电极。 可选的，减薄后的半导体衬底的厚度为150微米 625微米。 可选的，所述第一导电插塞、第二导电插塞和第三导电插塞的材料为铜。 可选的，所述第一电极、第二电极和接地垫层的材料为铜，厚度为1微米 5微米。形成第一电极、第二电极和接地垫层的方法为物理溅镀法与化学电镀法。 可选的，所述第一层间介质层和第二层间介质层的材料为氧化硅、含氟或磷氧化硅或正硅酸乙酯。 可选的，所述第一导电插塞、第二导电插塞和第三导电插塞的侧内壁形成有金属 阻挡层。所述金属阻挡层的材料为氮化钛或氮化钽。 与现有技术相比，本专利技术具有以本文档来自技高网...

【技术保护点】
一种电容器，其特征在于，包括：半导体衬底；位于半导体衬底基底相对面上的总线和接地线；贯穿半导体衬底与总线连接的第一导电插塞；贯穿半导体衬底与接地线连接的第二导电插塞；位于半导体衬底基底面上的第一层间介质层；贯穿第一层间介质层且与第一导电插塞导通的第一电极；贯穿第一层间介质层且与第二导电插塞导通的接地垫层；位于第一层间介质层、第一电极及接地垫层上的第二层间介质层；贯穿第二层间介质层且与接地垫层连接的第三导电插塞；位于第二层间介质层中与第三导电插塞连通的第二电极。

【技术特征摘要】
一种电容器，其特征在于，包括半导体衬底；位于半导体衬底基底相对面上的总线和接地线；贯穿半导体衬底与总线连接的第一导电插塞；贯穿半导体衬底与接地线连接的第二导电插塞；位于半导体衬底基底面上的第一层间介质层；贯穿第一层间介质层且与第一导电插塞导通的第一电极；贯穿第一层间介质层且与第二导电插塞导通的接地垫层；位于第一层间介质层、第一电极及接地垫层上的第二层间介质层；贯穿第二层间介质层且与接地垫层连接的第三导电插塞；位于第二层间介质层中与第三导电插塞连通的第二电极。2. 如权利要求1所述电容器，其特征在于，所述第一导电插塞、第二导电插塞和第三导 电插塞的材料为铜。3. 如权利要求1所述电容器，其特征在于，所述第一电极的材料为铜，厚度为1微米 5微米。4. 如权利要求1所述电容器，其特征在于，所述第一层间介质层和第二层间介质层的 材料为氧化硅、氮氧化硅、含氟或磷氧化硅或正硅酸乙酯。5. 如权利要求1所述电容器，其特征在于，所述第二电极的材料为铜，厚度为1微米 5微米。6. 如权利要求1所述电容器，其特征在于，所述第一导电插塞、第二导电插塞和第三导 电插塞的侧内壁形成有金属阻挡层。7. 如权利要求6所述电容器，其特征在于，所述金属阻挡层的材料为氮化钛或氮化钽。8. —种电容器的制作方法，其特征在于，包括提供半导体衬底，半导体衬底基底相对面上形成有总线和接地线，所述总线与半导体 衬底上的MOS晶体管电连接；研磨半导体衬底的基底面...

【专利技术属性】
技术研发人员：王津洲，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]