【技术实现步骤摘要】
本公开涉及半导体，尤其涉及一种半导体结构及其制备方法、芯片、电子设备。
技术介绍
1、氮化镓（gan）材料作为第三代半导体材料，因其具备禁带宽度宽、功率密度高、化学性质稳定等特点，广泛应用于各个领域。氮化镓高电子迁移率晶体管（high-electron-mobility transistor，hemt）具备芯片面积小、开关损耗低、工作速度快、转换效率高、功率密度大等优点，在电力电子领域中可进一步提高电力电子系统的效率及减小体积、降低制造成本。
2、氮化镓hemt器件已经在快充充电器、电源适配器、汽车电子等领域中展现出良好的应用前景，同时，氮化镓hemt作为功率放大器件在现代无线通信中也具有重要地位。然而，由于氮化镓器件的工艺集成度较低，通常需要在氮化镓器件旁配置一个功能相对复杂且集成度高的cmos（complementary metal oxide semiconductor，互补金属氧化物半导体）驱动电路。
技术实现思路
1、本公开的实施例提供一种半导体结构及其制备方法、芯片、电子设备，旨在解决分立的cmos器件和hemt器件合封在一起导致芯片体积过大的问题。
2、为达到上述目的，本公开的实施例采用如下技术方案：
3、一方面，提供一种半导体结构，半导体结构包括第一基底层、凸起部、cmos器件和hemt器件。第一基底层包括第一表面。凸起部设于所述第一基底层的第一表面上。所述凸起部包括第一侧壁，所述第一侧壁与所述第一基底层的第一表面相交。cmos器
4、本公开的上述实施例中，在同一半导体结构上集成cmos器件和hemt器件，无需在一个芯片中封装分立的cmos器件和hemt器件，从而减小了芯片面积。并且，由于cmos器件和hemt器件集成于同一半导体结构上，因此无需引入用于连接两个分立的器件的封装连线，可采用芯片内部连线代替封装连线，从而大幅降低封装连线过长所引起的寄生参数，降低芯片的传输损耗，提高芯片的性能和可靠性；还能降低封装工艺的复杂性和难度；还能减小芯片的总体积，有利于电子设备的小型化。
5、设hemt器件的三个尺寸分别为长度、宽度、厚度，其中，长度为hemt器件的源极、栅极、漏极排列方向上的尺寸，即hemt器件在本公开中第一方向上的尺寸；宽度为本公开中hemt器件垂直于第一基底层方向上的尺寸，厚度为成核层、外延层、势垒层叠层方向上的尺寸，即hemt器件在本公开中垂直于第二基底层方向上的尺寸。本公开的hemt器件设置于凸起部的第一侧壁上，成核层、外延层、势垒层形成的叠层结构与第一基底层正交，其占用的面积为长度与厚度之积。而相关技术中hemt器件的叠层结构与第一基底层平行，占用的面积为长度与宽度之积，由于hemt器件的厚度小于宽度，因此本公开的半导体结构中hemt器件占用的面积更小，提高集成电路中元器件密度，进一步缩小芯片面积和器件体积，有利于电子设备小型化。
6、在一些实施例中，所述hemt器件还包括栅极、源极和漏极，所述帽层位于所述栅极和所述势垒层之间，且所述帽层与所述源极和所述漏极无交叠；所述栅极、所述源极和所述漏极设置于所述势垒层远离所述第一侧壁的一侧，且沿第一方向排列，所述第一方向为所述第一侧壁与所述第一基底层的第一表面的相交线方向。
7、本公开提供的半导体结构中，hemt器件栅极源极和漏极沿第一方向排列，即二维电子气通道方向为第一方向，当需要增加二维电子气通道长度从而提升hemt器件的击穿电压以及降低其导通电阻时，增加的面积仅为厚度与长度变化量之积，能够以增加较小的器件面积换来了较大的性能提升。
8、在一些实施例中，所述cmos器件包括至少一个n型mos管和至少一个p型mos管，所述至少一个n型mos管和所述至少一个p型mos管沿所述第一方向排列。
9、在一些实施例中，所述凸起部包括主体部分和第二基底层，所述cmos器件设于所述主体部分远离所述第一基底层的一侧。第二基底层设于所述主体部分靠近所述hemt器件的一侧，所述第二基底层远离所述主体部分的表面为所述第一侧壁。
10、在一些实施例中，所述凸起部还包括第一绝缘层，所述第一绝缘层位于所述主体部分和所述第二基底层之间。
11、第一绝缘层的存在能够避免cmos器件和hemt器件对彼此产生电磁干扰，能够提高cmos器件和hemt器件的可靠性。
12、在一些实施例中，所述半导体结构还包括第二绝缘层，所述第二绝缘层位于所述凸起部和所述第一基底层之间，以及所述hemt器件和所述第一基底层之间。
13、在一些实施例中，所述第一绝缘层和所述第二绝缘层相连接。
14、第二绝缘层和第一绝缘层相连接，二者的配合能够实现cmos器件和hemt器件之间的电隔离和物理隔离，减小寄生电容，从而提高coms器件和hemt器件的运行速度、减小cmos器件和hemt器件的运行功耗。
15、在一些实施例中，所述凸起部的数量为多个，多个所述凸起部包括第一凸起部和第二凸起部，所述第一凸起部的第一侧壁与所述第二凸起部的第一侧壁相对设置。所述hemt器件的数量为多个，多个所述hemt器件包括第一hemt器件和第二hemt器件，所述第一hemt器件设于所述第一凸起部的第一侧壁上，所述第二hemt器件设于所述第二凸起部的第一侧壁上。
16、在一些实施例中，所述第一hemt器件的源极、漏极和栅极分别与所述第二hemt器件的源极、漏极和栅极连接。
17、在一些实施例中，所述半导体结构还包括多个连接部，位于所述第一基底层的第一表面上，且位于所述第一凸起部和所述第二凸起部之间。所述多个连接部用于分别将所述第一hemt器件的源极、漏极和栅极与所述第二hemt器件的源极、漏极和栅极对应连接。
18、在一些实施例中，所述第一侧壁的晶面为（1，1，1）。
19、晶面为（1，1，1）的第一侧壁与氮化镓晶格分布匹配度较高，沿着第一侧壁能够进行氮化镓的极性外延生长，在第一侧壁上外延生长形成的外延层402能够沿着其极性轴方向生长，进而在垂直于该极性轴的极性面提供高密度的二维电子气。
20、在一些实施例中，所述hemt器件选自p型栅氮化镓hemt器件。
21、另一方面，提供一种芯片，包括如上所述的半导体结构和互连层，互连层设置于所述半导体结构的一侧，且连接所述半导体结构中的cmos器件和hemt器件。
22、又一方面，提供一种电子设备，包括电路板和上述的芯片，所述芯片设置于所述电路板之上。
23、再一方面，提供一种半导体结构的制备方法，所述制备方法包括：在衬底上形成cmos器件，所述衬底包括层叠设置的第一基底层和第三基底层，所述cmos器件形本文档来自技高网...
【技术保护点】
1.一种半导体结构，其特征在于，包括：
2.根据权利要求1所述的半导体结构，其特征在于，所述HEMT器件还包括栅极、源极和漏极，所述帽层位于所述栅极和所述势垒层之间，且所述帽层与所述源极和所述漏极无交叠；
3.根据权利要求2所述的半导体结构，其特征在于，所述CMOS器件包括至少一个N型MOS管和至少一个P型MOS管，所述至少一个N型MOS管和所述至少一个P型MOS管沿所述第一方向排列。
4.根据权利要求1所述的半导体结构，其特征在于，所述凸起部包括：
5.根据权利要求4所述的半导体结构，其特征在于，所述凸起部还包括：
6.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括：
7.根据权利要求6所述的半导体结构，其特征在于，所述第一绝缘层和所述第二绝缘层相连接。
8.根据权利要求1所述的半导体结构，其特征在于，所述凸起部的数量为多个，多个所述凸起部包括第一凸起部和第二凸起部，所述第一凸起部的第一侧壁与所述第二凸起部的第一侧壁相对设置；
9.根据权利要求8所述的半导体结构，其
10.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括：
11.根据权利要求1~10中任一项所述的半导体结构，其特征在于，所述第一侧壁的晶面为（1，1，1）。
12.根据权利要求1~10中任一项所述的半导体结构，其特征在于，所述HEMT器件选自P型栅氮化镓HEMT器件。
13.一种芯片，其特征在于，包括：
14.一种电子设备，其特征在于，包括电路板和如权利要求13所述的芯片，所述芯片设置于所述电路板之上。
15.一种半导体结构的制备方法，其特征在于，所述制备方法包括：
16.根据权利要求15所述的制备方法，其特征在于，所述在衬底上形成CMOS器件之前，还包括：
...【技术特征摘要】
1.一种半导体结构，其特征在于，包括：
2.根据权利要求1所述的半导体结构，其特征在于，所述hemt器件还包括栅极、源极和漏极，所述帽层位于所述栅极和所述势垒层之间，且所述帽层与所述源极和所述漏极无交叠；
3.根据权利要求2所述的半导体结构，其特征在于，所述cmos器件包括至少一个n型mos管和至少一个p型mos管，所述至少一个n型mos管和所述至少一个p型mos管沿所述第一方向排列。
4.根据权利要求1所述的半导体结构，其特征在于，所述凸起部包括：
5.根据权利要求4所述的半导体结构，其特征在于，所述凸起部还包括：
6.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括：
7.根据权利要求6所述的半导体结构，其特征在于，所述第一绝缘层和所述第二绝缘层相连接。
8.根据权利要求1所述的半导体结构，其特征在于，所述凸起部的数量为多个，多个所述凸起部包括第一凸起部和第二凸起部...
【专利技术属性】
技术研发人员：顾才鑫，胡浩林，蔡子东，万玉喜，曾威，
申请(专利权)人：深圳平湖实验室，
类型：发明
国别省市：
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