【技术实现步骤摘要】
本专利技术涉及集成电路，具体涉及一种宽带延迟锁相环频段自适应调整电路。
技术介绍
1、随着集成电路中数字系统工作频率的持续攀升和数模混合系统信号处理精度的不断提高，对集成电路内部时钟电路的性能要求也愈来愈高。锁相技术作为一种产生高性能时钟信号的技术，应用锁相技术的延迟锁相环(delay-locked loop,dll)利用压控延时链取代传统锁相环中的振荡器，获得了更好的相位噪声特性。且由于延迟锁相环的一阶环路特性，在相比传统锁相环更简单的电路结构下取得了更为优异的环路稳定性，被广泛应用于多相位高精度时钟领域。
2、延迟锁相环的工作频段受到压控延迟单元可调整的延迟区间限制，引入可控的增益控制电压可使延迟锁相环具有更宽的工作频率范围，然而，现有的延迟锁相环需引入外部信号，在持续检测到环路失锁后改变增益控制电压，进而改变延迟锁相环的工作频段。外部信号的引入使得系统复杂度及规模大幅增加，成本也随之攀升。
3、因此，如何通过内部检测和改变延迟锁相环增益控制电压，增大压控延迟单元可调整的延迟区间，自适应调整延迟锁相环的工作频段，是本领域技术人员有待解决的问题。
技术实现思路
1、为解决上述问题，本专利技术提供了一种宽带延迟锁相环频段自适应调整电路，解决了由于外部信号需要进行长时间检测以提高其检测置信度导致的环路调整时间过长的问题。
2、本专利技术提供一种宽带延迟锁相环频段自适应调整电路，包括：延迟锁相环电路、相位误差脉冲提取模块、误差延迟判决模块、环路增益切
3、所述相位误差脉冲提取模块用于提取所述延迟锁相环电路的第一与第九但不限于第九输出端的相位误差并转换为脉冲信号；所述误差延迟判决模块在所述相位误差脉冲提取模块所提取的脉冲宽度大于设定脉冲宽度时发送环路增益切换信号；所述增益控制电压切换模块在收到所述环路增益切换信号时切换环路增益。
4、进一步，所述的所述延迟锁相环电路包含压控延迟链、控制模块和压控延迟偏置模块。
5、所述压控延迟链用于产生九个但不限于九个周期相等的时钟信号clk，其中每个输出时钟信号clk之间有一定角度的延迟；
6、所述控制模块接收压控延迟链的第一个输出时钟信号clk0与最后一个输出时钟信号clk8，并基于所述clk0与clk8的相位差产生压控延迟偏置模块的偏置电压vctrl；
7、所述压控延迟偏置模块接收控制模块产生的偏置电压vctrl与环路增益切换模块产生的增益控制电压dll_kd，输出压控延迟链的控制电压vbias_p和vbias_n。
8、进一步，所述压控延迟偏置模块包含4个pmos管与3个nmos管。
9、所述p1管的栅极与控制模块输出的偏置电压vctrl相连，p1管的源级与电源电压相连，p1管的漏极与n1、p2管的漏极及n2、n3管的栅极相连，产生压控延迟链的控制电压vbias_n；
10、p2管的栅极与环路增益切换模块产生的增益控制电压dll_kd相连，p2管的源级与电源电压相连；
11、p3管的栅极与p4、n3管的漏极相连，产生压控延迟链的控制电压vbias_p，p3管的源级与电源电压相连，p3管的漏极与p4管的源级相连；
12、n1管的栅极与电源电压相连，n1管的源级与n2管的漏极相连；
13、p4管的栅极与电源地相连；
14、n2、n3管的源级与电源地相连。
15、进一步，所述相位误差脉冲提取模块包含鉴相器，时间放大器，电荷泵电路；
16、所述鉴相器具有第一输入端、第二输入端、第一输出端和第二输出端，所述鉴相器的第一输入端与所述延迟锁相环输出的第一个时钟信号相连，所述鉴相器的第二输入端与所述延迟锁相环输出的第九个但不限于第九个时钟信号相连；
17、所述时间放大器具有第一输入端、第二输入端、第一输出端和第二输出端，所述时间放大器的第一输入端与所述鉴相器的第一输出端相连，所述时间放大器的第二输入端与所述鉴相器的第二输出端相连；
18、所述电荷泵电路具有第一输入端、第二输入端和输出端，所述电荷泵电路第一输入端与所述时间放大器的第一输出端相连，所述电荷泵电路的第二输入端与所述时间放大器的第二输出端相连。
19、进一步，误差延迟判决模块包含六个但不限于六个误差延迟判决单元，两个与门，两个d触发器，两个反相器，一个传输门，一个缓冲器；
20、所述误差延迟判决单元具有输入端、时钟输入端、时钟输出端第一输出端和第二输出端；
21、第一个误差延迟判决单元的输入端与误差延迟判决模块的使能信号相连，其余五个但不限于五个误差延迟判决单元的输入端与前一个误差延迟判决单元的第二输出端相连；第一个误差延迟判决单元的时钟输入端与误差脉冲提取模块的输出端相连。其余五个但不限于五个误差延迟判决单元的时钟输入端与前一个误差延迟判决单元的时钟输出端相连；
22、所述第一与门and0具有七个但不限于七个输入端口和一个输出端口，第二与门and1具有第一输入端、第二输入端和输出端；所述第一与门and0的第一输入端口与第二d触发器dff1的反向输出端相连，其余输入端口与六个但不限于六个误差延迟判决单元的第一输出端口相连；所述第二与门and1的第一输入端与第二d触发器dff1的正向输出端相连，所述第二与门and1的第二输入端与最后一个误差延迟判决单元的第二输出端相连。
23、所述d触发器具有输入端、时钟输入端、正向输出端和反向输出端；所述第一d触发器dff0的输入端与所述第一d触发器dff0的反向输出端相连，所述第一d触发器dff0的时钟输入端与所述传输门的输出端相连，所述第一d触发器dff0的正向输出端与误差延迟判决模块(300)的正向输出端相连；第二d触发器dff1的输入端与第二与门and1的输出端相连，第二d触发器dff1的时钟输入端与所述缓冲器的输出端相连；
24、所述反相器具有输入端和输出端；第一反相器inv0的输入端与所述传输门的正向控制端、所述缓冲器的输出端和第二d触发器dff1的时钟输入端相连，所述第一反相器inv0的输出端与所述传输门的反向控制端相连；第二反相器inv1的输入端与所述第一d触发器dff0的正向输出端相连，所述第二反相器inv1的输出端与误差延迟判决模块300的反向输出端相连；
25、所述传输门具有输入端、正向控制端、反向控制端和输出端；所述传输门的输入端与第一与门and0的输出端口相连；
26、所述缓冲器具有输入端和输出端；所述缓冲器的输入端与最后一个误差延迟判决单元的时钟输出端相连；
27、进一步，所述的误差延迟判决单元包含一个与门，一个d触发器，一个8位但不限于8位的移位寄存器，一个非门，一个缓冲器；
28、所述与门具有第一输入端、第二输入端和输出端；所述与门的第一输入端与所述误差延迟判决单元的输入端相连；
29、所述d触发器具有输入端、时钟输本文档来自技高网...
【技术保护点】
1.一种宽带延迟锁相环频段自适应调整电路，其特征在于，包括：延迟锁相环电路(100)、相位误差脉冲提取模块(200)、误差延迟判决模块(300)、环路增益切换模块(400)；
2.如权利要求1所述的宽带延迟锁相环频段自适应调整电路，其特征在于，所述延迟锁相环电路(100)包含压控延迟链(101)、控制模块(102)和压控延迟偏置模块(103)；
3.如权利要求2所述的宽带延迟锁相环频段自适应调整电路，其特征在于，所述压控延迟偏置模块(103)包含4个PMOS管与3个NMOS管，其中，P1管的栅极与控制模块(102)输出的偏置电压VCTRL相连，P1管的源级与电源电压相连，P1管的漏极与N1、P2管的漏极及N2、N3管的栅极相连，产生压控延迟链(101)的控制电压VBIAS_N；P2管的栅极与环路增益切换模块(400)产生的增益控制电压DLL_Kd相连，P2管的源级与电源电压相连；P3管的栅极与P4、N3管的漏极相连，产生压控延迟链(101)的控制电压VBIAS_P，P3管的源级与电源电压相连，P3管的漏极与P4管的源级相连；N1管的栅极与电源电压相连，N1
4.如权利要求1所述的宽带延迟锁相环频段自适应调整电路，其特征在于，所述相位误差脉冲提取模块(200)包含时间放大器(201)，脉冲提取电路(202)；
5.如权利要求1所述的宽带延迟锁相环频段自适应调整电路，其特征在于，所述的误差延迟判决模块包含多个误差延迟判决单元(310)，多输入与门(302)，两个反相器(303)，一个传输门(304)，两个D触发器(305)，二输入与门(306)，一个缓冲器(307)；
6.如权利要求4所述的宽带延迟锁相环频段自适应调整电路，其特征在于，所述误差延迟判决单元包含一个与门(311)，一个D触发器(312)，一个移位寄存器(313)，一个非门(315)，一个缓冲器(314)；
7.如权利要求1所述的宽带延迟锁相环频段自适应调整电路，其特征在于，所述的环路增益切换模块(400)包含两个传输门(401)；
...【技术特征摘要】
1.一种宽带延迟锁相环频段自适应调整电路，其特征在于，包括：延迟锁相环电路(100)、相位误差脉冲提取模块(200)、误差延迟判决模块(300)、环路增益切换模块(400)；
2.如权利要求1所述的宽带延迟锁相环频段自适应调整电路，其特征在于，所述延迟锁相环电路(100)包含压控延迟链(101)、控制模块(102)和压控延迟偏置模块(103)；
3.如权利要求2所述的宽带延迟锁相环频段自适应调整电路，其特征在于，所述压控延迟偏置模块(103)包含4个pmos管与3个nmos管，其中，p1管的栅极与控制模块(102)输出的偏置电压vctrl相连，p1管的源级与电源电压相连，p1管的漏极与n1、p2管的漏极及n2、n3管的栅极相连，产生压控延迟链(101)的控制电压vbias_n；p2管的栅极与环路增益切换模块(400)产生的增益控制电压dll_kd相连，p2管的源级与电源电压相连；p3管的栅极与p4、n3管的漏极相连，产生压控延迟链(101)的控制电压vbias_p，p3管的源级与电源电压相连，p3管的漏...
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