三维堆叠存算一体SRAM与CPU集成的存算一体架构及实现方法技术

本发明专利技术公开了一种三维堆叠存算一体SRAM与CPU集成的存算一体架构及其实现方法，包括RISC‑V‑CPU核心、存算一体SRAM阵列、介质层和可编程计算加速器，所述RISC‑V‑CPU核心包括多个控制单元，且控制单元通过介质层与存算一体SRAM阵列建立数据连接；方法包括：步骤一，构建存算一体SRAM层；步骤二，构建存算一体SRAM阵列；步骤三，三维堆叠集成；步骤四，通信优化；本发明专利技术采用铜互联技术，通过直接在存算一体SRAM阵列堆叠控制单元，以此减少数据传输距离，提高数据处理速度，降低数据传输延迟和系统能耗，同时增强了系统的灵活性和安全性，能够适用于边缘计算、机器学习推理和高性能计算领域。

【技术实现步骤摘要】

本专利技术涉及计算机，具体为一种三维堆叠存算一体sram与cpu集成的存算一体架构及其实现方法。

技术介绍

1、当前计算系统中，cpu与存储器之间的数据传输延迟及能耗问题严重制约了系统性能。尽管近内存计算技术有所进展，但多聚焦于dram集成，而忽略了静态随机存取存储器sram的潜在优势。在现有技术中，cpu与远端存储器之间的数据传输距离较长，导致显著的访问延迟和较高的能耗；并且在现有系统中，计算资源与存储资源分离，数据频繁在两者间移动，限制了计算效率。因此，亟需一种创新架构，将存算一体sram与计算单元紧密集成，以满足日益增长的实时处理和低功耗需求。

技术实现思路

1、本专利技术的目的在于提供一种三维堆叠存算一体sram与cpu集成的存算一体架构及其实现方法，以解决上述
技术介绍
中提出的问题。

2、为实现上述目的，本专利技术提供如下技术方案：一种三维堆叠存算一体sram与cpu集成的存算一体架构，包括risc-v-cpu核心、存算一体sram阵列、介质层和可编程计算加速器，所述risc-v-cpu核本文档来自技高网...

【技术保护点】

1.一种三维堆叠存算一体SRAM与CPU集成的存算一体架构，包括RISC-V-CPU核心（1）、存算一体SRAM阵列（2）、介质层（3）和可编程计算加速器（4），其特征在于：所述RISC-V-CPU核心（1）包括多个控制单元（11），且控制单元（11）通过介质层（3）与存算一体SRAM阵列（2）建立数据连接，存算一体SRAM阵列（2）与可编程计算加速器（4）建立数据连接。

2.根据权利要求1所述的一种三维堆叠存算一体SRAM与CPU集成的存算一体架构，其特征在于：所述存算一体SRAM阵列（2）包括多个存算一体SRAM层（21），存算一体SRAM层（21）包括SRAM单元（21...

【技术特征摘要】

1.一种三维堆叠存算一体sram与cpu集成的存算一体架构，包括risc-v-cpu核心（1）、存算一体sram阵列（2）、介质层（3）和可编程计算加速器（4），其特征在于：所述risc-v-cpu核心（1）包括多个控制单元（11），且控制单元（11）通过介质层（3）与存算一体sram阵列（2）建立数据连接，存算一体sram阵列（2）与可编程计算加速器（4）建立数据连接。

2.根据权利要求1所述的一种三维堆叠存算一体sram与cpu集成的存算一体架构，其特征在于：所述存算一体sram阵列（2）包括多个存算一体sram层（21），存算一体sram层（21）包括sram单元（211）和计算单元（212）。

3.一种三维堆叠存算一体sram与cpu集成的存算一体架构实现方法，包括步骤一，构建存算一体sram层；步骤二，构建存算一体sram阵列；步骤三，三维堆叠集成；步骤四，通信优化；其特征在于：

4.根据权利要求3所述的一种三维堆叠存算一体sram与cpu集成的存算一体架构实现方法，其特征在于：所述步骤二中，垂直堆叠采用铜互联技术，以此建立存算一体sram层（21）间的电性连接。

5.根据权利要求3所述的一种三维堆叠存算一体sram与cpu集成的存算一体架构实现方法，其特征在于：所述步骤三中，可编程计算加速器（4）采用现场可编程门阵列或张量处理器中的一种。

6.根据权利要求3所述的一种三维堆叠存算一体sram与cpu集成的存算一体架构实现方法，其特征在于：所述步骤四中，动态路由机制具体包括实时路径分析、动态调整路径、均衡路径负载和故障规避。

7.根据权利要求6所述的一种三维堆叠存算一体sram与cpu集成的存算一体架构实现方法，其特征在于：所述实时路径分析具体为...

【专利技术属性】
技术研发人员：段帅君，赵瑞勇，
申请(专利权)人：芯方舟上海集成电路有限公司，
类型：发明
国别省市：