一种数据通信方法及一种数据通信装置制造方法及图纸

本发明专利技术公开了一种数据通信方法及数据通信装置，所述方法包括，通过存储的接口函数建立与第一处理器中的算法组件的数据连接；接收第一处理器中的第一算法组件发送的第一数据包；解析第一数据包，获取该第一数据包的目的逻辑地址，查询预先建立的路由表；根据路由表获取所述第一数据包的目的逻辑地址对应的处理器，并将第一数据包发送到对应的处理器；接收第二处理器发送的第二数据包；解析第二数据包，获取第二数据包的目的逻辑地址，查询第一处理器中的算法组件的逻辑地址，将该第二数据包发送到与第二数据包的目的逻辑地址一致的第一处理器中的算法组件。本发明专利技术可以提高处理器中的算法组件的可移植性，也能提高处理器中的算法组件的可重用性。

【技术实现步骤摘要】

本专利技术涉及通信
，尤其涉及一种数据通信方法及一种数据通信装置。
技术介绍
数字信号处理硬件平台中常用的CE(Computational Element,计算单元)有 GPP (General Purpose Processor,通用处理器)、DSP (Digital SignalProcessing，数字信 号处理器)、FPGA (Field-Programmable Gate Array,现场可编程逻辑门阵列)等，现有技 术GPP、 DSP和FPGA之间进行数据通信的方法有三种。 现有技术一 中，如图1 ， GPP上的算法组件1和算法组件2......算法组件n分别通过CORBA软总线与Modem逻辑设备数据通信，该Modem逻辑设备通过专有的驱动接口分 别与DSP、FPGA数据通信，DSP和FPGA之间也可以通过专有的驱动接口进行通信。由于DSP 和FPGA上的算法组件是作为一个大的模块耦合在一起，则DSP和FPGA上的算法组件的可 重用性比较差。 现有技术二中，如图2 ， GPP上的算法组件1和算法组件2......算法组件n分别通过CORBA软总线与DSP上的算法组件A、算法组件B及FPGA上的算法组件C、算法组件D 数据通信，DSP上的算法组件也可以通过COBRA软总线与FPGA上的算法组件进行数据通信。 在实现过程中，在DSP和FPGA上分别运行CORBA中间件，且GPP上的算法组件、DSP和FPGA 上的算法组件都做成COBRA组件，这些COBRA组件之间通过COBRA软总线进行数据通信。但 由于COBRA中间件需要消耗大量的系统资源，所以在DSP和FPGA上运行COBRA中间件会导 致DSP和FPGA的运行效率低、反应慢的问题，且COBRA中间件比较昂贵、成本比较高。 现有技术三中，如图3， GPP上的算法组件1和算法组件2......算法组件n分别通过专有的驱动接口与DSP和FPGA数据通信，DSP与FPGA之间也可以通过专有的驱动接 口进行数据通信。但由于DSP和FPGA上的算法组件是作为一个大的模块耦合在一起，算法 组件的可重用性差。另外GPP、DSP、FPGA上的算法组件是直接访问硬件信息，如果更换硬件 平台，则需要对算法组件进行相应的修改，导致算法组件的可移植性差。
技术实现思路
本专利技术提供了一种数据通信方法及一种数据通信装置，可以提高处理器中的算法 组件的可重用性及可移植性。本专利技术的技术方案是一种数据通信装置，其特征在于，包括第一通信装置和第二通信装置，所述第一通信装置包括第一数据连接模块、第一发送接收模块、第一处理模块和第一存储模块，所述第二通信装置包括第二数据连接模块、第二发送接收模块、第二处理模块和第二存储模块；所述第一发送接收模块和所述第二发送接收模块连接； 第一存储模块存储有第一路由表及接口函数，该第一路由表为算法组件的逻辑地址与处理器的对应关系； 第二存储模块存储有第二路由表及接口函数，该第二路由表为算法组件的逻辑地址与处理器的对应关系； 第一发送接收模块根据所述第一存储模块存储的接口函数建立与所述第一处理器中的算法组件的数据连接；第二发送接收模块，根据所述第二存储模块存储的接口函数建立与所述第二处理器中的算法组件的数据连接； 第一发送接收模块在建立与所述第一处理器中的算法组件的数据连接后，接收所述第一处理器中的第一算法组件发送的第一数据包，该第一数据包包括业务数据和该第一数据包的目的逻辑地址，该第一数据包的目的逻辑地址为接收所述第一数据包的算法组件的逻辑地址；及接收第二发送接收模块发送的所述第二处理器中的第二算法组件发送的第二数据包，该第二数据包包括业务数据和该第二数据包的目的逻辑地址，该第二数据包的目的逻辑地址为接收所述第二数据包的算法组件的逻辑地址；并将所述第一数据包和第二数据包发送给所述第一处理模块； 第一处理模块，与所述第一发送接收模块连接，用于解析所述第一数据包，获取所述第一数据包的目的逻辑地址，查询所述第一路由表，在所述第一数据包的目的逻辑地址和所述第二处理器中的算法组件的逻辑地址一致时，通知所述第一发送接收模块将所述第一数据包发送到所述第二发送接收模块；及解析所述第二数据包，获取所述第二数据包的目的逻辑地址，查询所述第一处理器中的算法组件的逻辑地址，通知所述第一发送接收模块将所述第二数据包发送到与所述第二数据包的目的逻辑地址一致的第一处理器中的算法组件； 第二发送接收模块在建立与所述第二处理器中的算法组件的数据连接后，接收所述第二处理器中的第二算法组件发送的第二数据包；及接收所述第一发送接收模块发送的所述第一数据包；并将所述第一数据包和第二数据包发送给所述第二处理模块； 第二处理模块，与所述第二发送接收模块连接，用于解析所述第一数据包，获取所述第一数据包的目的逻辑地址，查询所述第二处理器中的算法组件的逻辑地址，通知所述第二发送接收模块将所述第一数据包发送到与所述第一数据包的目的逻辑地址一致的第二处理器中的算法组件；及解析所述第二数据包，获取所述第二数据包的目的逻辑地址，查询所述第二路由表，在所述第二数据包的目的逻辑地址和所述第一处理器中的算法组件的逻辑地址一致时，通知所述第二发送接收模块将所述第二数据包发送到所述第一发送接收模块。 本专利技术另外一种数据通信装置，包括第一数据连接模块、第一发送接收模块、第一处理模块和第一存储模块； 第一存储模块存储有第一路由表及接口函数，该第一路由表为算法组件的逻辑地址与处理器的对应关系； 第一发送接收模块根据所述第一存储模块存储的接口函数建立与第一处理器中的算法组件的数据连接； 第一发送接收模块在建立与所述第一处理器中的算法组件的数据连接后，接收所述第一处理器中的第一算法组件发送的第一数据包，该第一数据包包括业务数据和第一数据包的目的逻辑地址，该第一数据包的目的逻辑地址为接收所述第一数据包的算法组件的逻辑地址；及接收第二处理器中的第二算法组件通过第二发送接收模块发送的第二数据包，该第二数据包包括业务数据和第二数据包的目的逻辑地址，该第二数据包的目的逻辑地址为接收所述第二数据包的算法组件的逻辑地址；并将所述第一数据包和第二数据包发送给所述第一处理模块； 第一处理模块，与所述第一发送接收模块连接，用于解析所述第一数据包，获取所述第一数据包的目的逻辑地址，查询所述第一路由表，在所述第一数据包的目的逻辑地址和第二处理器中的算法组件的逻辑地址一致时，通知所述第一发送接收模块将所述第一数据包发送到所述第二发送接收模块；及解析所述第二数据包，获取所述第二数据包的目的逻辑地址，查询所述第一处理器中的算法组件的逻辑地址，通知所述第一发送接收模块将所述第二数据包发送到与所述第二数据包的目的逻辑地址一致的第一处理器中的算法组件。 本专利技术又一种数据通信装置，包括存储模块，用于存储路由表及接口函数，该路由表为算法组件的逻辑地址与处理器的对应关系； 发送接收模块，与所述存储模块连接，用于根据所述存储模块存储的接口函数建立与至少两个处理器中的算法组件的数据连接；在建立所述数据连接后，接收其中一个处理器中的第一算法组件发送的数据包，该数据包包括业务数据和该数据包的目的逻辑地址，该数据包的目的逻辑地址为接收该数据包的算法组件的逻本文档来自技高网...

【技术保护点】
一种数据通信装置，其特征在于，包括：第一通信装置和第二通信装置，所述第一通信装置包括第一数据连接模块、第一发送接收模块、第一处理模块和第一存储模块，所述第二通信装置包括第二数据连接模块、第二发送接收模块、第二处理模块和第二存储模块；所述第一发送接收模块和所述第二发送接收模块连接；第一存储模块存储有第一路由表及接口函数，该第一路由表为算法组件的逻辑地址与处理器的对应关系；第二存储模块存储有第二路由表及接口函数，该第二路由表为算法组件的逻辑地址与处理器的对应关系；第一发送接收模块根据所述第一存储模块存储的接口函数建立与所述第一处理器中的算法组件的数据连接；第二发送接收模块，根据所述第二存储模块存储的接口函数建立与所述第二处理器中的算法组件的数据连接；第一发送接收模块在建立与所述第一处理器中的算法组件的数据连接后，接收所述第一处理器中的第一算法组件发送的第一数据包，该第一数据包包括业务数据和该第一数据包的目的逻辑地址，该第一数据包的目的逻辑地址为接收所述第一数据包的算法组件的逻辑地址；及接收第二发送接收模块发送的所述第二处理器中的第二算法组件发送的第二数据包，该第二数据包包括业务数据和该第二数据包的目的逻辑地址，该第二数据包的目的逻辑地址为接收所述第二数据包的算法组件的逻辑地址；并将所述第一数据包和第二数据包发送给所述第一处理模块；第一处理模块，与所述第一发送接收模块连接，用于解析所述第一数据包，获取所述第一数据包的目的逻辑地址，查询所述第一路由表，在所述第一数据包的目的逻辑地址和所述第二处理器中的算法组件的逻辑地址一致时，通知所述第一发送接收模块将所述第一数据包发送到所述第二发送接收模块；及解析所述第二数据包，获取所述第二数据包的目的逻辑地址，查询所述第一处理器中的算法组件的逻辑地址，通知所述第一发送接收模块将所述第二数据包发送到与所述第二数据包的目的逻辑地址一致的第一处理器中的算法组件；第二发送接收模块在建立与所述第二处理器中的算法组件的数据连接后，接收所述第二处理器中的第二算法组件发送的第二数据包；及接收所述第一发送接收模块发送的所述第一数据包；并将所述第一数据包和第二数据包发送给所述第二处理模块；第二处理模块，与所述第二发送接收模块连接，用于解析所述第一数据包，获取所述第一数据包的目的逻辑地址，查询所述第二处理器中的算法组件的逻辑地址，通知所述第二发送接收模块将所述第一数据包发送到与所述第一数据包的目的逻辑地...

【技术特征摘要】

【专利技术属性】
技术研发人员：余翔，赵小璞，姬永刚，石践弟，李菲，
申请(专利权)人：中国电子科技集团公司第七研究所，
类型：发明
国别省市：81[中国|广州]