【技术实现步骤摘要】
本公开总体涉及半导体设备的通信。更具体而言，本公开涉及为可编程逻辑设备提供输入或输出的电气组件之间的通信。
技术介绍
1、本节旨在向读者介绍可能与本公开的各种方面有关的技术的各种方面，这些方面将在下文中描述和/或要求保护。相信这种论述有助于向读者提供背景信息，以促进更好地理解本公开的各种方面。因此，可以理解，这些陈述应从这个角度来理解，而不是被解读为是对现有技术的承认。
2、集成电路，例如现场可编程门阵列(field programmable gate array，fpga)，被编程以执行一个或多个特定的功能。fpga的存储器控制器在驱动输入输出(io)库组(bank)时，由于存储器控制器的大小原因以及与存储器控制器及其各个io的距离的不匹配原因，可能会面临时序方面的挑战。随着技术的进步和存储器控制器面积的缩小，到不同io的路径之间的io整体尺寸偏斜会由于到不同io的不同距离而变化。存储器控制器在与io(和/或其物理连接)通信时，可能会使用公用时钟进行系统同步，这可能会加剧影响设备性能的偏斜问题。
3、此外，fpga的单片管芯可以被分解成主管芯和多个较小的管芯(通常称为小芯片(chiplet)或瓦片(tile))，以改善复杂系统的产量和成本。然而，将同步动态随机可访问存储器(synchronous dynamic random accessible memory，sdram)存储器子系统中的控制器和io分解到更廉价技术节点上的单独小芯片上，可能会导致控制器产生更高的功率、性能和面积(power,perfo
技术实现思路
本文档来自技高网...【技术保护点】
1.一种具有独立的源同步存储器控制器的系统，包括：
2.如权利要求1所述的系统，其中，所述物理层和IO电路包括额外的FIFO，用于将写入数据从所述存储器控制器的时钟域转换到所述物理层和IO电路的发送时钟域。
3.如权利要求1所述的系统，其中，在所述物理层和IO电路中，在所述物理层和IO电路的IO与所述FIFO之间，对于沿着来自所述IO的读取路径的读取数据，不存在FIFO。
4.如权利要求1所述的系统，其中，所述FIFO用于从物理层和IO电路接收源同步数据。
5.如权利要求4所述的系统，其中，所述源同步数据使用来自所述存储器设备的数据选通(DQS)。
6.如权利要求4所述的系统，其中，所述FIFO用于向所述存储器控制器输出数据作为系统同步数据。
7.如权利要求6所述的系统，其中，所述系统同步数据是基于所述可编程逻辑架构和所述存储器控制器公用的时钟的。
8.如权利要求1-7中任一项所述的系统，包括：
9.如权利要求8所述的系统，其中，在所述小芯片上，在所述物理层和IO电路的IO与所述主管芯
10.如权利要求8所述的系统，其中，来自与所述物理层和IO电路的IO耦合的存储器设备的读取数据通过所述小芯片到所述主管芯的FIFO是源同步的。
11.如权利要求8所述的系统，所述小芯片包括用于要被发送到所述存储器设备的写入数据的额外的FIFO，所述写入数据是从所述存储器控制器作为源同步数据接收的。
12.一种具有独立的源同步存储器控制器的系统，包括：
13.如权利要求12所述的系统，其中，所述核心处理电路包括可编程架构核心。
14.如权利要求12所述的系统，其中，所述核心处理电路包括处理器核心。
15.如权利要求12-14中任一项所述的系统，包括：
16.如权利要求15所述的系统，其中，在所述小芯片上，在所述IO和所述主管芯之间，对于来自与所述IO耦合的存储器设备的数据，不存在FIFO。
17.如权利要求15所述的系统，其中，所述主管芯包括比所述小芯片更先进的技术节点。
18.一种操作具有独立的源同步存储器控制器的集成电路设备的方法，包括：
19.如权利要求18所述的方法，其中，所述系统同步数据和所述传入系统同步数据利用所述处理核心和所述存储器控制器公用的时钟。
20.如权利要求18或19所述的方法，其中，将所述数据从所述存储器控制器驱动到所述IO包括：通过互连将所述数据从包括所述处理核心、所述存储器控制器和所述FIFO的主管芯驱动到包括所述IO电路的小芯片，并且在所述FIFO处接收所述传入数据包括：通过所述互连从所述IO电路接收所述数据，并且所述传入源同步数据是使用来自所述存储器设备的数据选通(DQS)来驱动的。
...【技术特征摘要】
1.一种具有独立的源同步存储器控制器的系统，包括：
2.如权利要求1所述的系统，其中，所述物理层和io电路包括额外的fifo，用于将写入数据从所述存储器控制器的时钟域转换到所述物理层和io电路的发送时钟域。
3.如权利要求1所述的系统，其中，在所述物理层和io电路中，在所述物理层和io电路的io与所述fifo之间，对于沿着来自所述io的读取路径的读取数据，不存在fifo。
4.如权利要求1所述的系统，其中，所述fifo用于从物理层和io电路接收源同步数据。
5.如权利要求4所述的系统，其中，所述源同步数据使用来自所述存储器设备的数据选通(dqs)。
6.如权利要求4所述的系统，其中，所述fifo用于向所述存储器控制器输出数据作为系统同步数据。
7.如权利要求6所述的系统，其中，所述系统同步数据是基于所述可编程逻辑架构和所述存储器控制器公用的时钟的。
8.如权利要求1-7中任一项所述的系统，包括：
9.如权利要求8所述的系统，其中，在所述小芯片上，在所述物理层和io电路的io与所述主管芯之间，对于来自与所述io耦合的存储器设备的读取数据，不存在fifo。
10.如权利要求8所述的系统，其中，来自与所述物理层和io电路的io耦合的存储器设备的读取数据通过所述小芯片到所述主管芯的fifo是源同步的。
11.如权利要求8所述的系统，所述...
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