【技术实现步骤摘要】
本专利技术涉及集成电路领域，特别是一种芯片设计方法、芯片设计系统以及可读存储介质。
技术介绍
1、在传统的芯片设计过程，去耦单元(decap cell)的插入通常是使用电子设计自动化(electronic design automation，eda)软件的内置命令来实现。对此，传统的去耦单元的插入具有在芯片某区域的去耦单元数量与标准单元数量未成正相关的问题，而导致去耦单元分布较少的区域的电压降(ir-drop)违例问题无法有效改善。或者，在芯片某区域插入过多的去耦单元，而导致发生功耗上升的情况。
技术实现思路
1、本专利技术是针对一种芯片设计方法、芯片设计系统以及计算机可读存储介质，可实现自动且有效率的去耦单元的插入(摆放)操作。
2、根据本专利技术的实施例，本专利技术的芯片设计方法包括以下步骤：进行布局规划；执行脚本以将芯片划分为多个子区域；计算所述多个子区域的多个标准单元利用率；以及根据所述多个子区域的每一个的所述标准单元利用率，在所述多个子区域的至少其中一个插入至少一个去
【技术保护点】
1.一种芯片设计方法，其特征在于，包括：
2.根据权利要求1所述的芯片设计方法，其特征在于，所述多个子区域的每一个的所述标准单元利用率与去耦单元利用率为正相关。
3.根据权利要求1所述的芯片设计方法，其特征在于，计算所述多个子区域的所述多个标准单元利用率的步骤包括：
4.根据权利要求3所述的芯片设计方法，其特征在于，根据所述多个子区域的每一个的所述标准单元利用率，在所述多个子区域的所述至少其中一个插入所述至少一个去耦单元的步骤包括：
5.根据权利要求3所述的芯片设计方法，其特征在于，所述标准单元包括逻辑电路。
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