存储器自测试电路、芯片及计算装置制造方法及图纸

本公开实施例公开了一种存储器自测试电路、芯片及计算装置，其中，该电路包括：至少一个被测存储阵列、至少一个自测试单元、测试控制器，测试控制器向至少一个自测试单元发送启动指令；自测试单元响应于接收到启动指令，对各自对应的被测存储阵列进行自测试，在自测试结束后，输出自测试结果；测试控制器根据自测试结果，从各个被测存储阵列中确定故障存储阵列和故障存储单元的地址；向故障存储阵列对应的自测试单元发送修复指令；故障存储阵列对应的自测试单元根据故障存储单元的地址，对故障存储单元进行修复。本公开实施例实现了对故障存储阵列进行针对性地修复，从而提高了对多个被测存储阵列进行测试的效率，有助于提高存储器生产的良率。

【技术实现步骤摘要】

本公开涉及计算机，尤其是一种存储器自测试电路、芯片及计算装置。

技术介绍

1、可测试性设计(design for testbility)技术是集成电路设计过程中，加入特定的测试逻辑设计，使得制造出的芯片本身带有测试功能，从而降低在芯片制造测试过程中的成本。针对于存储器而言，可测试性设计主要为存储器内建自测试技术(mbist，memorybuilt-in self test)，其可以对存储器内部阵列进行测试并提供测试功能。

2、目前的存储器自测试方案，通常是针对单个存储器阵列执行的，在多存储器阵列的场景下，无法灵活控制对多个存储器阵列进行并行测试，测试效率较低。

技术实现思路

1、本公开的实施例提供了一种存储器自测试电路，该电路包括：至少一个被测存储阵列、至少一个自测试单元、测试控制器，其中，至少一个被测存储阵列中的被测存储阵列和至少一个自测试单元中的自测试单元一一对应；测试控制器用于：向至少一个自测试单元发送用于控制至少一个自测试单元并行地对各自对应的被测存储阵列进行测试的启动指令；至少一个自测试本文档来自技高网...

【技术保护点】

1.一种存储器自测试电路，包括：至少一个被测存储阵列、至少一个自测试单元、测试控制器，其中，所述至少一个被测存储阵列中的被测存储阵列和所述至少一个自测试单元中的自测试单元一一对应；

2.根据权利要求1所述的电路，其中，所述电路还包括存储阵列选择寄存器；

3.根据权利要求2所述的电路，其中，所述至少一个自测试单元分别包括自修复寄存器；

4.根据权利要求3所述的电路，其中，所述至少一个被测存储阵列包括冗余存储阵列；

5.根据权利要求4所述的电路，其中，所述电路还包括主控制器，所述主控制器用于：

6.根据权利要求1所述的电路，其中，所...

【技术特征摘要】

1.一种存储器自测试电路，包括：至少一个被测存储阵列、至少一个自测试单元、测试控制器，其中，所述至少一个被测存储阵列中的被测存储阵列和所述至少一个自测试单元中的自测试单元一一对应；

2.根据权利要求1所述的电路，其中，所述电路还包括存储阵列选择寄存器；

3.根据权利要求2所述的电路，其中，所述至少一个自测试单元分别包括自修复寄存器；

4.根据权利要求3所述的电路，其中，所述至少一个被测存储阵列包括冗余存储阵列；

5.根据权利要求4所述的电路，其中，所述电路还包括主控制器，所述主控制器用于：

6.根据权利要...

【专利技术属性】
技术研发人员：常亮，吴强，
申请(专利权)人：南京后摩智能科技有限公司，
类型：发明
国别省市：