底层芯片及对应的半导体功率器件叠芯结构制造技术

本发明专利技术提供一种功率半导体芯片叠芯结构，用于功率半导体芯片的紧凑封装产品。叠芯结构中，底层芯片上表面的源极金属需要电气连接到顶层芯片下表面的漏极金属；底层芯片的上表面设置有源极连接金属区和漏极连接金属区；底层芯片的源极连接金属区与底层芯片内部的源极金属相连接；底层芯片的漏极连接金属区与底层芯片内部的漏极金属连接；底层芯片源极连接金属区与底层芯片漏极连接金属区在底层芯片表面间隔布置；绝缘层覆盖在源极连接金属区和漏极连接金属区表面；绝缘层上设置有源极连接金属区开窗和漏极连接金属区开窗；在叠芯区域，只设置源极连接金属区的开窗结构；在叠芯区域外，只设置漏极连接金属区的开窗结构。

【技术实现步骤摘要】

本专利技术涉及半导体器件领域，特别涉及一种底层芯片及对应的半导体功率器件叠芯结构。

技术介绍

1、级联结构氮化镓(gan)半导体功率器件通常为一个高压d-mode(dep l et ion-mode，耗尽型)宽禁带hemt(high e l ectron mob i l ity trans i stor,高电子迁移率晶体管，为场效应晶体管的一种)器件，和一个低压si mosfet(meta l-oxide-semiconductor fie l d-effect trans i stor，金属-氧化物-半导体场效应晶体管，简称金氧半导体场效晶体管)器件，其驱动兼容传统n沟道mos控制器，相比于e-mode(enhancement-mode，增强型)氮化镓hemt，无需对电路重新设计，同时保留了氮化镓低开关损耗以及低压n沟道mos的低栅极电荷等优势。

2、为了降低整个级联结构封装中的寄生参数，节省面积，提高整体性能，业界存在一种die on d ie(叠芯)的封装形式，将si mosfet通过导电粘接材料固定在宽禁带器件source pad(源极本文档来自技高网...

【技术保护点】

1.一种底层芯片，用于半导体功率器件叠芯结构中，其特征在于，所述底层芯片的上表面设置有用于连接顶层芯片的源极连接金属区和用于连接封装结构的漏极连接金属区；所述底层芯片设置有源极底部金属层、漏极底部金属层、源极顶部金属层、漏极顶部金属层及绝缘层；

2.根据权利要求1所述的底层芯片，其特征在于，

3.根据权利要求2所述的底层芯片，其特征在于，相邻两个所述源极顶部金属层的端部之间连接有端部金属层；所述端部金属层位于源极连接金属区外远离所述漏极连接金属区的一侧。

4.根据权利要求2所述的底层芯片，其特征在于，相邻两个所述漏极顶部金属层的端部之间连接有端部金属层...

【技术特征摘要】

1.一种底层芯片，用于半导体功率器件叠芯结构中，其特征在于，所述底层芯片的上表面设置有用于连接顶层芯片的源极连接金属区和用于连接封装结构的漏极连接金属区；所述底层芯片设置有源极底部金属层、漏极底部金属层、源极顶部金属层、漏极顶部金属层及绝缘层；

2.根据权利要求1所述的底层芯片，其特征在于，

3.根据权利要求2所述的底层芯片，其特征在于，相邻两个所述源极顶部金属层的端部之间连接有端部金属层；所述端部金属层位于源极连接金属区外远离所述漏极连接金属区的一侧。

4.根据权利要求2所述的底层芯片，其特征在于，相邻两个所述漏极顶部金属层的端部之间连接有端部金属层；所述端部金属层位于漏极连接金属区外远离所述源极连接金属区的一侧。

5.根据权利要求2、3、4中任一所述的底层芯片，其特征在于，相邻两个所述源极顶部金属层之间连接有中部金属层，所述中部金属层位于所述源极连接金属区，且与所述端部金属层间隔设置；位于相邻两个所述源极顶部金属层之间的所述漏极顶部金属层包括第一段金属层及第二段金属层，所述第一段金属层与所述第二段金属层沿最上层的漏极底部金属层...

【专利技术属性】
技术研发人员：吴毅锋，高吴昊，曾凡明，张大江，张文理，
申请(专利权)人：珠海镓未来科技有限公司，
类型：发明
国别省市：